[发明专利]用于数据接口的读出侧校准

说明书

相关申请的交叉参考

本申请要求由Yan Chong等人于2006年4月21日提交的题为“A Read Side Calibration Scheme to Improve Read Timing Margin for External Memory Interface Applications in FPGA Devices”的美国临时专利申请第60/793,838号(代理案卷号 15114-083400US)的优先权，其公开全文合并在此作为参考。

本申请涉及由Yan Chong等人于2006年4月21日提交的题为“Write-Side Calibration”的美国临时专利申请No.60/793,864(代理案卷号15114-083200US)； 由Yan Chong等人同时提交并共有的美国专利申请“Write-Side Calibration for Data Interface”(代理案卷号15114-083210US)；由Xiaobao Wang等人同时提交并共 有的美国专利申请“I/O Duty Cycle and Skew Control”(代理案卷号 15114-083220US)，为所有目的将它们合并在此作为参考。

技术领域

本发明涉及高速数据接口，尤其涉及降低在高速数据接口处提供的输入之间 的扭斜。

背景技术

在过去几年里对高速数据接口的需求大幅增加，并且此种增加毫无降低之势。 例如，大量的数据必须从存储器设备传送至其他集成电路，以用于诸如音乐和视频 回放、图像处理、图形等的应用。所需应用中有许多涉及高级现场可编程门阵列 (FPGA)，诸如由加利福尼亚州圣何塞市的Altera公司研发的那些FPGA。

已经研发出诸如双倍数据速率(DDR)等的新型接口技术来支持这些数据速 率。在DDR接口中，在选通或时钟信号的每一边沿(上升沿和下降沿)上读出数 据。例如，典型的DDR存储器接口可包括与一组数据信号(DQ)并行传送给接 收器的数据选通信号(DQS)。接收器利用这些DQS信号的特性使其自身与DQ 信号同步。因为接收器(而不是存储器)通常处理这一同步，所以该DQS在读操 作期间与DQ数据信号边沿对齐而在写操作期间与DQ数据信号中央对齐。

当DDR接口速度增加时，用于通信的定时余量变得更小并且更容易出现差错。 扭斜是被同时发送的DQS信号与一个或多个DQ数据信号的对应部分之间的到达 时间的差异。这一扭斜可由DQS和DQ信号线路之间的信号路径长度的差异、以 及会随着工作电压、温度和制造工艺变量而变化的其他因数所引起。于是，在其中 接口能够捕获并锁存数据信号的有效采样时间窗的尺寸被缩小。

之前用于降低扭斜的方法包括使用带有DQ和DQS信号的可编程延迟链以选 择性地延迟一个或多个信号来补偿扭斜。这种方法通常在设计或制造时测量扭斜， 因此成本较高。这些延迟随后被永久性地编程到可编程延迟链中。然而，因为这些 延迟值在制造的早期就被固定，所以此种技术无法对某些制造变量(诸如，工艺和 电压)以及工作期间的实际工作条件(诸如，温度、湿度和压力)进行补偿。

另一种现有技术使用扭斜锁定环，用以持续监视DQ和DQS信号路径之间的 扭斜并相应地调整延迟链以补偿这些路径之间的扭斜。虽然该扭斜锁定环能够持续 更新延迟值以补偿扭斜中的电压和温度变量，但是它们通常需要添加一个专用的模 仿信号路径来测量该扭斜。添加一专用的模仿信号路径会由于模仿路径的管脚的增 加而极大地增加了设备成本，并且由于电路板复杂度的增加而极大地增加了系统成 本。此外，单个扭斜锁定环仅能跟踪一个DQ数据信号路径和DQS数据路径之间 的扭斜。于是，扭斜锁定环无法为每个DQ数据信号独立地确定延迟值，因而无法 为每个DQ数据信号本身独立地补偿其相对于DQS信号路径的扭斜。

因此，期望以最小的成本降低来自多个源的以及在所有DQ和DQS信号之间 的扭斜。

发明内容

因此，本发明的实施例提供降低正由数据接口接收的信号之间的扭斜的电路、 方法和装置。改变信号路径延迟以使得在存储器接口处接收到的数据和选通信号沿 着上升和/或下降沿彼此校准或对齐。在一个方面，自校准电路通过基于测试信号 的相对定时确定每条输入信号路径内的一个或多个延迟来提供每条数据信号路径 (通道)的扭斜调整。上升或下降沿可用于这一对齐。