[发明专利]栅介电层的制造方法

说明书

技术领域

本发明涉及一种半导体元件的制造方法，尤其涉及一种栅介电层的制造方法。

背景技术

随着金属氧化物半导体(MOS)元件尺寸下降的趋势，对栅介电层品质的要求也愈来愈多，包括对于栅介电层与基底之间介面特性的要求。

然而，硅基底上存在许多硅的断键，这些断键缺陷会使得栅介电层与基底的介面不安定，而造成阈值电压(Threshold Voltage)提高，且会使得半导体元件的可靠度下降，而缩短半导体元件的寿命。

此外，由于断键存在于栅介电层与基底的介面，因此在源极与漏极之间的电流流动时，断键会攫取电荷载流子，而降低沟道区内的载流子移动率，进而使得源极与漏极之间的导通电流量下降。

为解决上述问题，已知的方法是在基底上加入氢，氢原子会与硅形成共价键因而消除缺陷，达到提升载流子移动速率的目的。但是，硅-氢键的键能量低，因此在高温的环境下或是半导体元件运作一段时间后，硅-氢键的数量将会减少，届时被攫取的载流子数也会再次增加。

发明内容

有鉴于此，本发明的目的是提供一种栅介电层的制造方法，可以有效地降低存在于栅介电层与基底介面的断键数。

本发明的另一目的是提供一种核心元件的栅介电层的制造方法，能轻易地与现行半导体工艺进行整合。

本发明提出一种栅介电层的制造方法，包括下列步骤。首先，于硅基底上形成牺牲层。接着，将氟离子注入硅基底中。然后，移除牺牲层。接下来，于硅基底上形成介电层。

依照本发明的实施例所述，在上述的栅介电层的制造方法中，牺牲层的形成方法包括热氧化法。

依照本发明的实施例所述，在上述的栅介电层的制造方法中，将氟离子注入硅基底中的方法包括离子注入法。

依照本发明的实施例所述，在上述的栅介电层的制造方法中，介电层的形成方法包括热氧化法。

依照本发明的实施例所述，在上述的栅介电层的制造方法中，于硅基底上形成介电层之后，还包括对介电层进行一个氮化工艺。

依照本发明的实施例所述，在上述的栅介电层的制造方法中，氮化工艺包括等离子体氮化工艺。

依照本发明的实施例所述，在上述的栅介电层的制造方法中，在对介电层进行氮化工艺之后，还包括进行一个退火工艺。

本发明提出一种核心元件(Core Device)的栅介电层的制造方法，包括下列步骤。首先，于硅基底上形成用于第一输入/输出元件(Input/Output Device)的第一介电层。接着，于第一介电层上形成图案化掩模层。然后，以图案化掩模层为掩模，将氟离子注入硅基底中。接下来，移除被图案化掩模层所暴露的部分第一介电层，以暴露出部分硅基底。之后，移除图案化掩模层。再者，于部分硅基底上形成第二介电层。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第一介电层的形成方法包括热氧化法。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，将氟离子注入硅基底中的方法包括离子注入法。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第二介电层的形成方法包括热氧化法。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第二介电层的厚度小于第一介电层的厚度。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，于部分硅基底上形成第二介电层之后，还包括对第二介电层进行一个氮化工艺。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，氮化工艺包括等离子体氮化工艺。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，在对第二介电层进行氮化工艺之后，还包括进行一个退火工艺。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，该图案化掩模层的移除方法包括干式蚀刻法。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，在形成第一介电层之前，还包括于硅基底上形成用于第二输入/输出元件的图案化第三介电层。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，图案化第三介电层的形成方法包括下列步骤。首先，于硅基底上形成第三介电层。接着，图案化第三介电层。

依照本发明的实施例所述，在上述的核心元件的栅介电层的制造方法中，第三介电层的形成方法包括热氧化法。