[发明专利]半导体元件的形成方法

说明书

技术领域

本发明涉及半导体元件，特别涉及金-氧半导体元件的结构及其形成方法。

背景技术

近数十年来，半导体行业持续致力于缩小元件尺寸，增加半导体元件的速度、效能、密度以及降低单位成本。根据晶体管的设计及其内部特性，若调整栅极下方的源/漏极间的通道长度可改变通道区的电阻，由此影响晶体管的效能。特别是，缩短通道长度可降低晶体管中源极至漏极的电阻，因此当其他参数维持一定时，可增加源/漏极间的电流。

为了进一步增进MOS元件的效能，可对MOS元件中的通道施加应力，以增加载子的迁移效率。一般来说，最好对NMOS元件的通道区施加源极至漏极方向的张应力，且对PMOS元件的通道区施加源极至漏极方向的压应力。

目前半导体行业通常在源/漏极区成长SiGe应力源以对PMOS元件的通道区施加压应力。其方法包括形成栅极堆迭于半导体基板上，形成栅极间隙壁于栅极堆迭的侧壁，形成凹槽于硅基板中并对准栅极间隙壁，磊晶成长SiGe应力源于凹槽中。因为SiGe的晶格晶距比硅大，因此其可对源极SiGe应力源及漏极SiGe应力源间的通道区施加压应力。

发明内容

本发明提供一种半导体元件的形成方法，包括提供半导体基板，形成栅极介电层于半导体基板之上，形成栅极于该栅极介电层之上，形成间隙壁于邻接栅极的边缘的半导体基板中，以及在形成该应力源后布植杂质，其中该杂质选自下列组成的组：IV族元素、惰性元素、氟、氮及上述的组合。

本发明还提供一种半导体元件的形成方法，包括提供半导体基板，形成栅极介电层于该半导体基板之上，形成栅极于该栅极介电层之上，形成虚设间隙壁于该栅极及该栅极介层的边缘，沿着该虚设间隙壁的侧壁形成凹槽于该半导体基板中，磊晶成长SiGe于该凹槽中，以形成SiGe应力源，移除该虚设间隙壁，布植杂质于该SiGe应力源中，形成轻掺杂源/漏极区邻接该栅极；形成间隙壁于该栅极及该栅极介层的边缘，以及形成源/漏极区邻接该栅极。

本发明还提供一种半导体元件，包括半导体基板，栅极介电层，于该半导体基板之上，栅极，于该栅极介电层之上，以及SiGe应力源于邻接栅极的边缘的半导体基板中，此SiGe应力源包括p型杂质及含额外杂质的布植区，其中此额外杂质选自下列组成的组：氮、氟、IV族元素、惰性元素及上述组合。

本发明通过在形成应力源后形成布植区，可有效降低MOS元件的漏电流。

为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图示作详细说明。

附图说明

图1显示栅极堆迭形于基板100之上。

图2显示毯覆形成虚设层。

图3显示图案化毯覆氧化层及氮化层以形成栅极间隙壁。

图4显示形成磊晶区。

图5显示移除间隙壁及硬式罩幕层。

图6显示形成轻掺杂源/漏极区。

图7显示形成间隙壁。

图8显示布植p型杂质及形成硅化区。

图9显示本发明可有效改善漏电流的情况。

附图主要符号说明

100～基板；4～栅极；2～栅极介电层；6～硬式罩幕；10～毯覆氧化层；12～氮化层；14～栅极间隙壁；16～凹槽；18～磊晶区；19～布植区；D1、D2～深度；20～界面；22～箭头；24～轻掺杂源/漏极区；25～口袋/晕状区；26～间隙壁；28～重源/漏极区；T2、T1～厚度；30～硅化区；40、42～线。

具体实施方式

本发明提供一种含SiGe应力源的PMOS元件的形成方法。参照图1，栅极堆迭形于基板100之上，其较佳为硅或其他公知材质，如硅上绝缘层(SOI)。在一实施例中，可使用低锗硅比的SiGe基板。形成浅沟槽隔离区以隔离各元件区。此栅极堆迭包括栅极4于栅极介电层2之上。此栅极堆迭较佳以硬式罩幕6作为罩幕，其材质可为氧化物、氮化硅、氮氧化硅及上述的组合。

参照图2，毯覆形成虚设层。在一较佳实施例中，虚设层包括毯覆氧化层10及氮化层12。在另一实施例中，虚设层包括单层或复合层，其较佳包括氧化物、氮化硅、氮氧化硅和/或其他介电材质。此虚设层可以公知的技术形成，例如，电浆蚀刻化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(SACVD)等。