[发明专利]共源共栅放大电路、放大器、和共源共栅放大电路的方法

说明书

在35U.S.C.§119下，本申请要求共同拥有的于2006年5月4日在韩国 知识产权局提交的韩国专利申请第10-2006-0040289号的优选权，在此， 通过如对其整体阐述的引用，从而合并其公开内容。

技术领域

本发明涉及共源共栅放大电路(cascode ci rcuit)，并且，更具体地， 涉及小于1V(即，低于1V)而操作的共源共栅放大电路、以及包括其的放 大器。

背景技术

共源共栅放大电路通常用于要求高输出阻抗(或电阻)的电路应用。

图1图解了传统的共源共栅放大电路10，其包括电流源I1，第一N沟道 金属氧化物半导体场效应晶体管(NMOS FET)12、以及第二NMOS FET 14。 共源共栅放大电路10放大输入电压Vin，以生成输出电压Vo。为了允许恒定 电流流入第二NMOS FET 14，将偏压Vb施加到第二NMOS FET 14的栅极。

因为以层叠结构的方式串联连接第一NMOS FET 12和第二NMOS FET 14， 所以，在第二NMOS FET 14的漏极(即，输出端Vo)，共源共栅放大电路10 的输出阻抗总是为高。

但是，因为由于半导体工艺的尺度缩小，而使沟道长度调制效果减小， 所以，不能仅通过共源共栅放大电路10而得到满意的高输出阻抗。

图2图解了传统的稳压(regu lated)共源共栅放大电路20，其包括连 接到节点N1的第三NMOS FET 16的栅极、以及连接到节点N2的第二NMOS FET 14的栅极。稳压共源共栅放大电路20的输出阻抗比共源共栅放大电路10的 输出阻抗高数十倍。但是，因为共源共栅在与共源共栅放大电路10相比时、 稳压共源共栅放大电路20具有以阈值电压摆动的输出电压的损耗，所以，该 电路不适用在小于1V的低电压上。

另外，由于在分别接收电源电压Vdd和地电压Vss的电源线中的噪声， 而恶化了稳压共源共栅放大电路20的电源抑制(rejection)比(PSRR)。稳 压共源共栅放大电路20包括第三NMOS FET 16，其在弱反转区(inversion region)中操作以补偿在输出电压摆动中的阈值电压的损耗。在这种情况中， 最小化了输出电压摆动中的损耗，但是，因为操作的不稳定性、增大的面积、 以及PSRR的恶化，难以在其它电路中使用该稳压共源共栅放大电路20。

发明内容

本发明提供了提供改进电源抑制比(PSRR)而不减小输出阻抗的共源共 栅放大电路。

根据本发明的一个方面，提供了一种稳压共源共栅放大电路，其包括： 第一P沟道金属氧化物半导体场效应晶体管(PMOS FET)和第二PMOS FET， 其串联连接在输出端和被配置为接收第一供电电压的第一端之间；第一N沟 道金属氧化物半导体场效应晶体管(NMOS FET)和第二NMOS FET，其串联连接 在输出端和被配置为接收第二供电电压的第二端之间；以及稳压电路。所述 稳压电路被配置为：基于第一PMOS FET的漏极的电压，将第一控制信号输出 到第二PMOS FET的栅极，其中将第一控制信号配置为稳定在第一PMOS FET的 漏极的电压；以及基于第一NMOS FET的源极的电压，将第二控制信号输出到 第一NMOS FET的栅极，其中将第二控制信号配置为稳定在第一NMOS FET的 源极的电压。

可将偏压输入到第一PMOS FET的栅极和第二NMOS FET的栅极中的至少 一个栅极。

可将输入电压输入到第二NMOS FET的栅极。

该稳压电路可包括：第一电流源，其连接在第一端和第一节点之间；第 二电流源，其连接在第二端和第二节点之间；第三PMOS FET，其连接在第一 节点和第二PMOS FET的栅极之间；第四PMOS FET，其连接在第一节点和第 一NMOS FET的栅极之间，所述第四PMOS FET具有连接到第一NMOS FET的源 极的栅极；第三NMOS FET，其连接在第二节点和第二PMOS FET的栅极之间， 所述第三NMOS FET具有连接到第一PMOS FET的漏极的栅极；以及第四NMOS FET，其连接在第二节点和第一NMOS FET的栅极之间。