[发明专利]降低栅致漏极泄漏电流的集成电路驱动电路及操作方法

说明书

技术领域

本发明总体上涉及一种集成电路设备和操作其的方法，更具体地说，涉及一种用于集成电路存储设备的驱动电路和操作其的方法。

背景技术

对于低功率电路应用，希望降低晶体管截止(off)状态泄漏电流。截止状态泄漏电流的一个来源是栅致漏极泄漏(gate-induced drain leakage，GIDL)电流，它是由栅极下的漏极区域内的带间(band-to-band)隧道效应引起的。当栅极与漏极间的电势差相对大时，能带(energy band)可以在基底和栅极电介质之间的接口附近弯曲，以允许价带(valence band)电子隧穿进入导带(conduction band)。因为由于带间隧道效应而导致此泄漏电流所要求的电压随着栅极氧化层厚度的降低而降低，因此GIDL电流也可影响栅极氧化层的厚度。GIDL电流也可以是动态随机存取存储器(DRAM)设备的设计中的重要考虑因素，因为它可能劣化这样的设备中的数据保留时间。

图1是常规的半导体存储设备10的框图，该设备包括控制电路20、地址缓冲器30、行解码器40、存储单元阵列50、读出放大器(sense amplifier)60、数据控制电路70、和列解码器80，它们的配置如图所示。控制电路20用于响应于一个或多个控制信号来控制地址缓冲器30和行解码器40的操作。地址缓冲器30接收地址A0-An，并将地址分为分别用于驱动行解码器40和列解码器80的行地址和列地址。行解码器40的输出用于选择存储单元阵列50的具体字线。列解码器80的输出用于经由读出放大器60和数据控制电路70，选择存储在存储单元阵列50中字的具体位。例如，数据控制电路70可以输出与所选择的字中的八个位相对应的数据DQ0-DQ7。

图2示出了可用于选择图1中字线50的常规字线驱动电路。字线驱动电路包括PXI生成电路100，其响应于控制信号ACTIVE(激活)和解码行地址的两个最低有效位，而生成PXI信号。存储单元阵列50可包括多个存储单元阵列子块50a、50b等。因此，字线驱动电路包括相应的PXID驱动电路200，其响应于相应存储单元阵列子块50a、50b等的PXI信号，而生成PXID和PXIB驱动信号。子块字线驱动电路400响应于PXID信号、PXIB信号和主字线信号MWL，而驱动相应存储单元阵列50a和50b中的子块字线。MWL生成电路300响应于ACTIVE信号和解码行地址的六个最高有效位，而生成MWL信号。

图3是图2的PXI生成电路100和PXID驱动电路200的电路图。PXI生成电路100包括耦接到倒相电路的NAND(与非)门110。倒相电路包括两个晶体管：PMOS晶体管120和NMOS晶体管130，它们的配置如图所示。PMOS晶体管120耦接到提升电压(boosted voltage)VPP，该电压大于用于给存储设备供电的外部电压。NMOS晶体管130耦接到公共基准电压VSS。PXID驱动电路200包括两个串联的倒相电路。第一倒相电路包括如图配置的PMOS晶体管210和NMOS晶体管220。第一倒相电路输出信号PXIB。第二倒相电路包括如图配置的PMOS晶体管230和NMOS晶体管240。第二倒相电路响应于信号PXIB而生成输出信号PXID。

图4是图2的MWL信号生成电路300和子块字线驱动电路400的电路图。MWL信号生成电路300包括PMOS晶体管310和340，它们并联在提升电压VPP和第一倒相电路的输入端之间。NMOS晶体管320和330串联在第一倒相电路的输入端和公共基准电压VSS之间。PMOS晶体管310响应于ACTIVE信号，NMOS晶体管320响应于解码行地址的六个最高有效位，且NMOS晶体管300响应于ACTIVE信号。第一倒相电路包括如图配置的PMOS晶体管350和NMOS晶体管360。第一倒相电路的输出节点A耦接到PMOS晶体管340的栅极端。输出节点A也耦接到第二倒相电路的输入，该第二倒相电路包括如图配置的PMOS晶体管370和NMOS晶体管380。第二倒相电路响应于第一倒相电路的输出而输出信号MWL。

子块字线驱动电路400包括倒相电路，该倒相电路包括如图配置的PMOS晶体管410和NMOS晶体管420，且该倒相电路响应于主字线信号MWL而生成子块字线信号SWL。响应于PXIB信号的NMOS晶体管430耦接在倒相电路的输出端和公共基准电压VSS之间。如图4所示，例如PMOS晶体管410的源极端耦接到PXID驱动电路200的输出。