[发明专利]半导体集成电路装置

说明书

技术领域

本发明涉及半导体集成电路，且特别涉及一种应变沟道(strained channel)晶体管。

背景技术

MOS晶体管的效能可通过沟道区的张力(此处也指应力(stress))来提升，此即所谓的应变沟道晶体管。例如可通过在晶体管沟道区产生张应力(tensilestrain)来增加n型沟道晶体管的效能，或通过在晶体管沟道区产生压缩应力来增加p型沟道晶体管的效能。

常见的应变沟道晶体管是使用沟道区内的应力源以产生需要的应力。例如于美国专利No.6,492,216中已提及使用沟道区内的应力源。此外，也可使用沟道侧面的应力源以产生需要的应力。例如于美国专利申请公布No.2005/0035409中已提及使用置于沟道侧面的应力源。

本发明提供一种应变沟道晶体管，其效能优于前述的应变沟道晶体管。

发明内容

本发明旨在提供一种半导体集成电路装置，包括：半导体衬底；第一应力源，位于所述衬底内；以及应变沟道晶体管，位于所述第一应力源之上，其中所述应变沟道晶体管包括应变沟道区与位于所述应变沟道区两侧的第二应力源，且所述第二应力源与第一应力源接触，所述应变沟道区包括允许载流子通过的应变沟道部分。

根据本发明的半导体集成电路装置，其中所述第一应力源具有第一晶格常数、所述应变沟道部分具有第二晶格常数，且所述第二应力源具有第三晶格常数，所述第一、第二与第三晶格常数彼此相异。

根据本发明的半导体集成电路装置，其中所述第一晶格常数大于所述第二晶格常数，且所述第二晶格常数大于所述第三晶格常数。

根据本发明的半导体集成电路装置，其中所述应变沟道部分包括硅、所述第一应力源包括锗、所述第二应力源包括碳。

根据本发明的半导体集成电路装置，其中位于所述应变沟道区两侧的所述第二应力源提供张应力至所述应变沟道部分。

根据本发明的半导体集成电路装置，其中所述第一应力源提供张应力至所述应变沟道部分。

根据本发明的半导体集成电路装置，其中所述应变沟道晶体管包括位于所述半导体衬底内的源极与漏极区，且位于所述应变沟道区两侧的所述第二应力源分别与所述源极与漏极区重叠。

根据本发明的半导体集成电路装置，其中所述源极与漏极区完全包含所述第二应力源。

根据本发明的半导体集成电路装置，其中所述应变沟道部分位于所述第一应力源之上，且延伸至所述应变沟道区两侧的所述第二应力源并与其接触。

根据本发明的半导体集成电路装置，其中所述应变沟道部分包括Si_1-xC_x或Si/Si_1-xC_x。

根据本发明的半导体集成电路装置，其中所述第二应力源比所述第一应力源更深入所述衬底。

本发明还提供一种半导体集成电路装置，包括：半导体衬底；第一应力源，位于所述衬底内；以及第一应变沟道晶体管，位于所述第一应力源之上，其中所述第一应变沟道晶体管包括第一应变沟道区与位于所述第一应变沟道区两侧的第二应力源，且所述第二应力源与第一应力源接触，所述第一应变沟道区包括允许载流子通过的第一应变沟道部分；以及第二应变沟道晶体管在所述半导体衬底中，其中所述第二应变沟道晶体管包括第二应变沟道区与位于所述第二应变沟道区两侧的第三应力源，其中所述第三应力源的晶格常数大于硅。

根据本发明的半导体集成电路装置，其中所述第一与第二应变沟道晶体管分别为n型沟道与p型沟道晶体管。

根据本发明的半导体集成电路装置，其中所述第一应力源具有第一晶格常数、所述第一应变沟道部分具有第二晶格常数，且所述第二应力源具有第三晶格常数，所述第一、第二与第三晶格常数彼此相异。

根据本发明的半导体集成电路装置，其中所述第三应力源具有第四晶格常数，其不同于所述第二与第三晶格常数。

本发明提供应变沟道(strained channel)晶体管，通过沟道区内的应力源与置于沟道区两侧的应力源增加沟道区的应力，因此提升晶体管的效能。

为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1显示本发明实施例的应变沟道晶体管。

图2显示制造图1的应变沟道晶体管的流程图。

图3显示于图1中的应变沟道晶体管的细节图。

图4显示图2的部分细节流程。

图5显示于图1中的应变沟道晶体管的细节图。