[发明专利]采样保持电路与第一级MDAC运放共享的电路及应用

说明书

技术领域

本发明涉及流水线模数转换器(Analog to Digital Circuit，ADC)技术领域，尤其涉及一种采样保持电路与第一级乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)运放共享的电路，以及应用采样保持电路与第一级MDAC电路运放共享的流水线ADC。

背景技术

ADC是混合信号系统中的重要组成部分，在各种ADC中，流水线ADC以其在精度、速度、功耗和面积方面特有的折中优势而被广泛采用。

如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样/保持(S/H)电路、若干个子级(STAGE1、STAGE2、......、STAGE k-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE1、STAGE 2、......、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。

在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph2来控制采样，偶数级和前端S/H电路用ph1来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。

流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B₁+r₁位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2^r1，再被送入STAGE2进行处理，该过程重复一直到STAGE k-1级，最后一级仅进行模数转换，产生B_k位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。

运放共享技术是在时钟相相反的两个流水子级共用一个运放的技术，这样运放在两个时钟相一直处于工作状态，从而使减少了运放的数目，降低了流水线ADC的功耗。

传统的运放共享技术都是在两个流水子级中的MDAC电路之间共享运放的，而前端采样保持电路单独使用一个运放。采样保持电路的精度要求高于各流水子级，所以它的运放功耗一般比较大。采样保持电路在时钟的一相对输入信号进行采样，另一相保持。采样相运放处于复位状态，这时运放虽然消耗功耗实际并没有工作，造成功耗的浪费。

另外，传统的MDAC电路之间共享运放的技术不能消除第一级MDAC中的运放失调电压，使得第二级流水子级处理的电压加了一个直流偏移量，影响了流水线ADC的精度。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的一个目的在于提供一种采样保持电路与第一级MDAC电路运放共享的电路，以降低电路功耗，提高流水线ADC的精度。

本发明的另一个目的在于提供一种应用采样保持电路与第一级MDAC电路运放共享的流水线ADC，以将上述采样保持电路与第一级MDAC电路运放共享的电路应用到流水线ADC中。

(二)技术方案

为达到上述一个目的，本发明提供了一种采样保持电路与第一级乘法数字模拟转换电路运放共享的电路，该电路包括运放、第一开关电容单元、第二开关电容单元和第三开关电容单元，其中，

运放和第一开关电容单元组成采样保持电路，该采样保持电路用于对接收自外部的差分信号shcin1和shcin2进行采样和保持，并将得到的差分信号out1_s和out2_s输出给第一级乘法数字模拟转换MDAC电路；

运放、第二开关电容单元和第三开关电容单元组成第一级MDAC电路，该第一级MDAC电路用于对接收自采样保持电路的差分信号out1_s和out2_s进行余差放大，并在不交叠的另一时钟相将得到的差分信号在差分节点out1和out2输出。

上述方案中，所述第一级MDAC电路采用1.5位/级的结构。