[发明专利]互补式金属氧化物半导体晶体管及其制造方法

说明书

技术领域

本发明涉及一种集成电路元件及其形成方法，尤其涉及一种互补式金属氧化物半导体晶体管及其制造方法。

背景技术

在集成电路元件的发展过程中，通过缩小元件的尺寸可达到高速操作和低耗电量的目的。然而，由于目前缩小元件尺寸的技术遭受到工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。

因此，业界提出一种利用应变(strain)控制的方式，来增加元件效能的方法，以克服元件缩小化的极限。上述的方法是，在晶体管元件上形成应力层，以使此元件的沟道区产生应变来改变硅(Si)晶格的间距，以增加电子或空穴的迁移率(mobility)，进而提高元件的驱动电流。而且，运用所谓的选择性应变技术(selective strain scheme，SSS)可同时改善P型晶体管以及N型晶体管的驱动电流。选择性应变技术就是指，在N型晶体管上形成可当作接触窗蚀刻终止层(contact etching stop layer，CESL)的一层高拉伸(tensile)的氮化硅层，以使其沟道区产生拉伸应变而提高电子的迁移率；而在P型晶体管上形成可当作CESL的一层高压缩(compression)的氮化硅层，以使其沟道区产生压缩应变而提高空穴的迁移率。

对集成电路元件而言，其电性表现是关系到元件品质好坏的重要关键。虽然，目前使用选择性应力技术可提高P型及N型晶体管的驱动电流，但是随着工艺技术的不断发展，仅是依靠提高元件集成度或者是选择性应力技术并无法完全能提供元件所需的电性。所以，如何能够更进一步提高元件的电性是目前业界积极努力的目标之一。

此外，在一些美国专利上也有揭露关于上述提及的相关技术，例如US2006/0099763、US 7,002,209以及US 2005/0266639。以上文献皆为本案的参考资料。

发明内容

有鉴于此，本发明的目的就是在提供一种互补式金属氧化物半导体晶体管的制造方法，能够解决已知的仅是依靠提高元件集成度或者是选择性应力技术而无法完全提供元件所需的电性的问题，而且可以以简易的工艺来进一步大幅提高元件的效能。

本发明的另一目的是提供一种互补式金属氧化物半导体晶体管，能够使元件的效能比已知高集成度元件或应用选择性应力技术元件的效能更为大幅提高。

本发明提出一种互补式金属氧化物半导体晶体管的制造方法。此方法为，在基底中形成元件隔离结构，以于基底中定义出第一有源区与第二有源区。然后，在第一有源区的基底上形成第一导电型金属氧化物半导体晶体管，且同时在第二有源区的基底上形成第二导电型金属氧化物半导体晶体管。其中，第一导电型金属氧化物半导体晶体管包括形成于基底上的第一栅极结构、形成于第一栅极结构两侧的基底中的第一掺杂区，以及形成于第一栅极结构侧壁且覆盖部分第一掺杂区的第一氮化物间隙壁。第二导电型金属氧化物半导体晶体管包括形成于基底上的第二栅极结构、形成于第二栅极结构两侧的基底中的第二掺杂区，以及形成于第二栅极结构侧壁且覆盖部分第二掺杂区的第二氮化物间隙壁。接着，于基底上方顺应性地形成一层缓冲层，以覆盖住整个基底。随后，于缓冲层上依序形成第一应力层与介电层。然后，移除第二有源区的介电层、第一应力层、缓冲层以及至少部分第二氮化硅间隙壁。之后，于基底上方顺应性地形成第二应力层，以覆盖住整个基底。然后，移除第一有源区的第二应力层。

依照本发明的实施例所述的互补式金属氧化物半导体晶体管的制造方法，上述移除第二有源区的介电层、第一应力层、缓冲层以及至少部分第二氮化物间隙壁的方法例如是进行一蚀刻工艺。上述的蚀刻工艺例如是利用原位方式进行。

依照本发明的实施例所述的互补式金属氧化物半导体晶体管的制造方法，上述的移除第一有源区的第二应力层的方法例如是进行一蚀刻工艺。

依照本发明的实施例所述的互补式金属氧化物半导体晶体管的制造方法，上述的第一导电型金属氧化物半导体晶体管为P型金属氧化物半导体晶体管，第二导电型金属氧化物半导体晶体管为N型金属氧化物半导体晶体管，则第一应力层为压缩应力层，第二应力层为拉伸应力层。

依照本发明的实施例所述的互补式金属氧化物半导体晶体管的制造方法，上述的第一、第二氮化物间隙壁的材料例如是氮化硅。

依照本发明的实施例所述的互补式金属氧化物半导体晶体管的制造方法，上述的第一、该第二应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述的互补式金属氧化物半导体晶体管的制造方法，上述的第一、该第二应力层的形成方法例如是化学气相沉积法。