[发明专利]在减少低－k介电材料损伤的同时去除掩模材料的方法

说明书

技术领域

本发明一般涉及集成电路的制造，更尤其涉及一种在集成电路制造期间从低介电常数的介电材料(以下称为低-k材料)上去除掩模材料的方法。

背景技术

集成电路已经发展为可在单一芯片上包括数百万个元件(例如，晶体管、电容器和电阻器)的复杂器件。芯片设计的发展不断需要更快的电路以及更高的电路密度。对于更高电路密度的需求要求集成电路元件降低尺寸。

随着集成电路元件尺寸减小(例如，亚微米尺寸)，用于制造这些元件的材料将对集成电路的电性能具有更大的影响。例如，低电阻系数金属互连(例如，铜与铝)提供集成电路上元件之间的导电通道。金属互连通过绝缘材料彼此电性隔离。当邻近的金属互连之间的距离和/或绝缘材料的厚度是亚微米尺寸时，在金属互连之间可发生电容耦合，从而引起串扰和/或阻容(RC)延迟并使集成电路的总体性能退化。为了降低邻近的金属互连之间的电容耦合，利用低-k材料(例如，介电常数小于约4.0的材料)。

不幸的是，低-k材料不宜使用常规制造技术处理。特别是，在已经将一个图形蚀刻到低-k材料层之后低-k材料易于在等离子体处理期间受到破坏，诸如用于剥离掩模材料(即，光刻胶层)的等离子体处理。例如，当使用氧等离子体去除光刻胶时，氧与暴露的低-k材料表面附近的碳和/或氢反应并将其去除，从而破坏低-k材料。低-k材料的变化导致低-k迁移，这样材料的介电常数发生变化。

另外，这种破坏通常进一步产生额外的处理问题。例如，在随后去除残留物的湿法蚀刻步骤中，诸如氢氟酸(HF)浸渍，被破坏的低-k材料被不期望地去除为阱状。在诸如形成互连结构或者在低-k材料中蚀刻其他特征的制造工艺中，这将引起众所周知的侧壁反拉情况。其中不易受影响的层仍然存在，诸如可设置于低-k材料上部的盖层，构成部分互连特征的暴露低-k材料的侧壁轮廓的不均匀性引起完成互连特征所需的随后的导电材料沉积步骤的面临困难，潜在的导致包括有缺陷性互连结构的集成电路的完全失效。

因此，需要改善从低-k材料去除掩模材料的方法。

发明内容

本发明提供一种从具有暴露的低-k材料的衬底去除掩模材料同时是对低-k材料构成的暴露表面的破坏最小的方法。在一个实施方式中，一种用于从衬底去除掩模材料的方法包括提供具有暴露的低-k材料和要去除的掩模材料的衬底；在第一时间周期将掩模材料暴露于由还原性化学物质形成的第一等离子体；以及在第二时间周期将掩模材料暴露于由氧化性化学物质形成的第二等离子体中。可以根据需要重复这些步骤以及可以相反顺序执行这些步骤。可选地，至少一种稀释气体可以加入到氧化性化学物质中。

在另一实施方式中，一种用于在工艺腔室内从衬底上去除掩模材料的方法，包括(a)提供具有低-k材料和待去除的掩模材料的衬底；(b)执行以下步骤的其中之一：(b1)在第一时间周期将掩模材料暴露于由还原性化学物质形成的第一等离子体中；或者(b2)在第二时间周期将掩模材料暴露于由氧化性化学物质形成的第二等离子体中；(c)执行步骤(b)中没有执行的步骤(b1)或者(b2)；以及(d)重复最初在步骤(b)中执行的步骤。

附图说明

为了获得本发明上述特征的方法并详细理解该方法，将参照在附图中示出的实施方式对本发明的以上概况描述进行具体说明。

然而，应该理解附图仅示出本发明的典型实施方式，因此本发明并不局限于该范围，而本发明可包括其他等同的有效实施方式。

图1描述了依据在此描述的本发明的一个实施方式去除设置在低-k材料上部的掩模材料的方法的步骤序列图；

图2A-图2B是根据本发明的一个实施方式在双大马士革互连处理次序的不同阶段衬底的截面视图；

图3是示意性地可用于实践部分本发明的工艺(蚀刻)反应器的示意图。

为了便于理解，尽可能的使用相同的附图标记以表示附图中共用的相同元件。

具体实施方式

本发明的实施方式涉及处理低-k材料的方法，尤其涉及从具有暴露的低-k介电材料的衬底去除掩模材料的方法。

图1描述了依据本发明的一个实施方式用于从低-k材料去除掩模材料的方法步骤的方法100。图2A-图2B是在双大马士革互连制造次序的不同阶段期间互连特征的截面图。为了更好的理解本发明，读者应该同时参照图1和图2A-2B。