[发明专利]DRAM单元晶体管器件和方法

说明书

技术领域

本发明涉及用于制造半导体器件的集成电路及其工艺。更特别地，本发明提供在MOS晶体管器件结构中制造低漏泄接触的方法与器件。仅仅作为举例，本发明已经应用于通常称为DRAMs的动态随机存取存储器件。但是，应认识到本发明具有宽得多的应用范围。例如，本发明可应用于对由漏泄电流所引起的性能下降敏感的其它MOS电路中的晶体管。

背景技术

集成电路从制造在单个硅芯片上的少数互连器件发展到数百万个器件。为了实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改进，最小器件特征尺寸，亦称器件″几何尺寸″，随每代集成电路变得越来越小。

增加电路密度不仅改进集成电路的复杂性和性能，而且也给消费者提供较低成本的部件。使器件更小非常具有挑战性，这是因为集成电路制造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布局。

这种工艺的例子是用于DRAMs的单元器件的制造。这种工艺包括用于叠层基电容器和沟槽基电容器中的存储阵列的那些。这种工艺也包括在晶体管和存储单元之间形成接触。这些接触区中的漏泄电流可导致DRAM单元中的电荷损失并缩短刷新操作的间隔时间。另外，往往难以制造单元晶体管区域并且通常需要复杂的制造方法和结构。在本发明的整个说明书尤其是以下将进一步详细地说明这些及其它的限制。

从上可知，需要加工半导体器件的改进的技术。

发明内容

本发明提供制造半导体器件的技术。更特别地，本发明提供在MOS晶体管器件结构中制造低漏泄接触的方法与器件。仅仅作为举例，本发明已经应用于通常称为DRAMs的动态随机存取存储器件。但是，应认识到本发明具有宽得多的应用范围。例如，本发明可应用于其它对由漏泄电流所引起的性能下降敏感的MOS电路中的晶体管。

根据本发明的一个实施方案，提供了形成存储器件的方法。该方法包括：提供具有表面区域的衬底，在所述衬底之内形成阱结构，和在所述阱结构之内形成隔离区。所述方法提供覆盖所述表面区域的保护层，所述表面区域在所述阱结构上延伸。所述方法然后沉积覆盖所述保护层的光刻胶层，并通过选择性除去所述光刻胶的一部分图案化所述光刻胶，以暴露覆盖第一区域的保护层同时保留覆盖第二区域的所述光刻胶。所述方法还包括使用所述图案化的光刻胶作为掩模，将用于调节阈值电压的杂质注入第一区域，并保持第二区域基本上没有用于调节阈值电压的所述杂质。阈值电压注入之后，除去所述光刻胶掩模。然后生长栅极介电层以覆盖在所述阱结构上延伸的表面区域。所述方法然后在所述栅极介电层上形成栅极叠层。所述栅极叠层可包含覆盖多晶硅层的硅化物层。随后使用所述栅极叠层作为掩模将杂质注入所述衬底，以形成轻度掺杂的漏极(LDD)结构，然后在所述栅极叠层的侧面上形成隔离物。所述方法然后形成源极区和漏极区，并在所述源极区上提供接触结构。所述接触结构和源极区之间的结基本上在第二区域之内。所述方法也包括提供电荷储存电容器，其通过所述接触结构与所述源极区电接触。在本发明的一个具体的实施方案中，第一区域包括多个分离的区域。在另一个实施方案中，第二区域包括多个分离的区域。

本发明的另一种实施方案提供半导体集成电路装置，其包括包含表面区域和在所述衬底之内的阱结构的衬底。在一个实施方案中，所述阱结构包括第一区域和第二区域。第一区域的特征在于用于调节阈值电压的杂质，而第二区域基本上没有用于调节阈值电压的杂质。所述装置也包括在所述阱结构之内的隔离区，覆盖所述表面区域的栅极介电层，和覆盖所述栅极介电层的栅极叠层。所述栅极叠层可包含覆盖多晶硅层的硅化物层。所述装置也包括LDD结构，在每个所述栅极叠层侧面上的隔离物，和每个所述栅极叠层的源极区和漏极区。所述装置还包括在所述源极区上的接触结构，并且所述接触结构和所述源极区之间的结基本上在第二区域之内。在本发明的一个具体的实施方案中，第一区域包括多个分离的区域。在另一个实施方案中，第二区域包括多个分离的区域。