[发明专利]分栅闪存的浮栅制造方法

说明书

技术领域

本发明涉及分栅闪存的制造领域，尤其涉及一种分栅闪存浮栅的浮栅制造方法。

背景技术

现有技术中，对于分栅结构的闪存，通常都是使用局部场氧化方法来形成浮栅的尖端，但是这种方法中对尖端形状造成影响的步骤较多，生产效率低，不容易对尖端进行优化，而且，利用局部氧化法所形成的结构在闪存阵列的中间和周别有较大的断差，不利于工艺的可靠性。从擦除效率上来看，在闪存实施擦除动作时，效率容易受到尖端形状影响导致擦除不完全。

发明内容

本发明要解决的技术问题是提供一种分栅闪存的浮栅制造方法，可减少浮栅形成的工艺成本和成型难度，避免分栅闪存制造过程中的其他工艺步骤对已形成的浮栅形状的形成干扰，并可减少闪存阵列中的片内断差，进而提高生产效率，并易于实现对浮栅的尖端进行优化。

为解决上述技术问题，本发明提供了一种分栅闪存的浮栅制造方法，包括：

(1)在衬底201表面热氧化一层栅氧化层202，随后在所述栅氧化层202上沉积一层多晶硅203，然后涂上光刻胶204；

(2)借助光刻胶204作为掩模，对所述多晶硅203进行各向同性的干法刻蚀，在所述多晶硅203上形成浮栅的碗形凹槽；

(3)对所述多晶硅203进行掺杂；

(4)在掺杂后的多晶硅203上淀积一层二氧化硅205；

(5)对所述二氧化硅205进行干法回蚀，去除位于所述碗形凹槽外部的二氧化硅205；

(6)利用自对准干法刻蚀，去掉未被所述二氧化硅205覆盖的多晶硅203。

本发明由于采用了上述技术方案，具有这样的有益效果，即使用了一系列的干法刻蚀来形成浮栅尖端，即：首先以光刻胶作为为屏蔽掩模，并采用各向同性干法刻蚀形成浮栅的碗型凹槽；然后，沉积二氧化硅层，并利用干法回蚀技术形成半圆形氧化层；最后，利用自对准干法刻蚀，把氧化区以外的多晶硅刻蚀掉，从而得到尖锐的浮栅周边，从而确保了该最终形成的浮栅的形状不会受分栅闪存制造过程中其他操作步骤的影响，而且减少了本发明所述分栅闪存在闪存阵列中的片内断差，提高了生产效率高，使得工艺易于对浮栅的尖端优化且波动较小，而且上述方法实现起来较为简单，从一定程度上降低了制造成本。本发明所述方法还保证了在闪存实施擦除动作时，可减少擦除失效，降低擦除电压，使闪存单元更为易于控制。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为本发明所述分栅闪存的浮栅制造方法的一个实施例的流程示意图；

图2a-2g为根据图1所示流程制造分栅闪存浮栅过程中的器件剖面结构示意图。

具体实施方式

在一个实施例中，如图1和图2a-2g所示，本发明所述分栅闪存的浮栅制造方法包括以下步骤：

(1)分栅闪存具有不同于普通闪存的结构，为了保障能够在分栅闪存中对热电子进行更为有效的写入，在硅衬底201上完成分栅闪存的P型阱和源漏离子注入等工序后，需先在硅衬底201表面热氧化一层厚度在75～105范围内的薄膜202，作为浮栅的栅氧化层202，随后在所述栅氧化层202上沉积一层厚度在3500～4500范围内的多晶硅203，然后涂上一层厚度为约10000的光刻胶204，以对所述多晶硅203进行光刻，这时器件的剖面结构如图2a所示。

(2)借助光刻胶204作为掩模，利用公知的光刻技术对所述多晶硅203进行各向同性的干法刻蚀，从而在所述多晶硅203上形成浮栅的碗形凹槽(即闪存单元区)，具体如图2b所示。

(3)如图2c所示，对所述多晶硅203进行离子掺杂，优选为P(磷)离子，且掺杂浓度为3.5E13～4.0E14左右，以降低电阻率和功函数。

(4)在掺杂后的多晶硅203上淀积一层厚度为2500～3500的二氧化硅205，优选地所述二氧化硅的淀积厚度为3000，这时所述器件的剖面结构如图2d所示。

(5)对所述二氧化硅205进行干法回蚀，去除位于所述碗形凹槽外部的二氧化硅205，形成半圆形氧化层。此处之所使用干法回蚀的方法来去除多余的二氧化硅205有如下两个理由：首先，使得加工更容易、成本较低；其次，对于分栅闪存的结构，可以更加有效的控制闪存尖端碗形凹槽的形状，从而优化闪存擦除性能。这时所述器件的剖面结构如图2e所不。

(6)利用自对准干法刻蚀，去掉未被二氧化硅205覆盖的多晶硅203，从而形成了尖锐的浮栅周边，这时所述器件的剖面结构如图2f所示。

(7)在整个硅片上再生长一层厚度在30～50范围内，且优选为40的控制栅氧化层206，然后在栅氧化层上淀积一层厚度在1100～1500范围内，且优选为1300的多晶硅207，以作为控制栅，之后利用公知的光刻技术，对所述多晶硅进行光刻并干刻后，使得只在浮栅的左半侧或者右半侧保留有控制栅，这样得到了所需的分栅闪存结构，具体如图2g所示。