[发明专利]用于沟槽隔离的本征吸杂的方法

说明书

技术领域

本发明涉及一种半导体集成电路的制作工艺方法，特别是涉及一种在半导体集成电路制作工艺过程中，用于沟槽隔离的本征吸杂的方法。

背景技术

随着半导体集成电路特征尺寸的进一步缩小，沟槽隔离(TrenchIsolation，TI)工艺被普遍采用。常规的STI(浅沟槽隔离)集成工艺包括，首先在硅片上刻蚀定义出一个沟槽；然后用化学药液清洗去除刻蚀副产物、颗粒和沟槽表面的不希望存在的微量元素，进入高温炉管生长一层氧化层以消除刻蚀带来的硅衬底的损伤；接着用高密度等离子化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)的方法在沟槽内部填充氧化物(同时硅片表面也覆盖了氧化物，如图4c)；然后在高温下对填充氧化层进行致密化；最后用化学机械抛光(ChemicalMechanical Polish，CMP)去除高出氮化硅表面的氧化物(CMP磨到氮化硅，参见图4d)以平坦化。随后再进入后续的集成电路加工工艺。图1表示出了这种常规的沟槽隔离工艺控制流程。

但是现在这种常规的沟槽隔离工艺遇到了瓶颈--漏电，漏电来源于原始硅片制作和集成电路加工过程中引入的缺陷，主要有两个方面：

第一，原始硅片的制作过程中产生的原生缺陷。原始硅片制作一般采用直拉法(以下简称CZ法)在石英坩锅中完成，过程中不断有氧气氛渗入硅内，同时硅单晶的冷却一般都大于热平衡速度，导致最终的硅片中存在超过合理浓度的氧杂质和体缺陷。氧与空位作用产生氧沉淀(Oprecipitates，参见图3a中B所指示的位置)；由于氧化层体积膨胀会引入间隙，所以导致产生位错(dislocation)和层错(Stack Fault，SF，参见图3a中A所指示的位置)，但同时氧沉淀又可以吸附金属杂质；其他空位达到一定浓度会聚集形成硅片体内和表面空洞(如原生缺陷--Crystal-Originated-Particle，COP，参见图3a中C和D所指示的位置；块状缺陷--Micro-Bulk-Defect，BMD)等等。这些氧沉淀、位错、层错以及空洞缺陷在随后的集成电路加工工艺中继续发展，如果扩散到电路工作区域，就是一个重要的漏电来源。另一方面由于一些加工工艺(如沟槽隔离工艺)导致表面形貌变化，一些原来位于体内的缺陷逐渐显露到硅片表面(参见图3a至图3b)，这又是一个漏电的来源。

第二，在后续集成电路加工过程中，由不恰当的制造工艺引入的位于硅片(即硅衬底)和硅片与氧化层界面的缺陷，主要的缺陷有氧化诱生堆垛层错(Oxide Induced Stack Fault，以下简称层错)和位错。如图2所示的位于F、G和H的位置的位错和层错会造成很大的漏电。其中位置F为N型掺杂区与P型硅衬底的PN结界面，G和H均为沟槽的下部转角氧化硅与硅片的界面，H贯穿了整个下角。

产生这些缺陷的主要原因之一是STI工艺。参见图4所示，其中，图4a为原始硅片经过反应离子刻蚀形成沟槽，图中M和N位置为内外转角，此处是应力集中的部位，也是将来产生大量位错和层错的主要部位。同时，由于沟槽表面长时间暴露在等离子体下，表面有很浅的一个等离子体损伤层，等离子体产生的远紫外光辐照穿透硅片表面，在硅片内部产生一些辐照缺陷一空位和间隙对。为了消除表面的等离子体损伤和内部的空位缺陷，如图4b所示引入了高温炉管氧化，通过这个过程，损伤转变成一层非晶的氧化层，同时氧化过程中氧化层体积大约膨胀2.25倍，向硅衬底注入大量间隙；接着用HDPCVD的方法填充氧化物，并且高温下致密化。由于硅的热膨胀系数大约比二氧化硅大十倍，所以当高温冷却下来时，硅衬底收缩量远远大于氧化物，导致图4c中位置P为张应力，Q为压应力。张应力会聚集大量空位，也就是说，在图4c中位置Q处的空位浓度高于其他地方。在某些严重的情况下，应力最为集中的地方，如转角处(参见图4a中位置P处)位错和层错就产生了。图5为实际中观察到的缺陷(位错)。

但是，大量研究已经证明，如果仅仅是这些缺陷还不容易产生大的漏电，只有当这些缺陷处聚集了大量的金属杂质分布之后才会产生显著的漏电。所以，为了降低漏电，除了降低缺陷密度，还要减少金属杂质在这些地方的聚集，这就要用到本征内吸杂工艺。

原始硅片厂商常用高-低-高的方法对硅片进行吸杂处理，常用的是1200℃/2小时+800℃/4小时+1000℃/16小时，第一步使氧充分溶解，当冷却下来时，后两步将使过饱和的间隙氧缓慢析出，最后形成氧沉淀，氧沉淀可以吸附金属杂质，发挥本征吸杂作用。

发明内容