[发明专利]制作金属氧化物半导体晶体管元件的方法

说明书

技术领域

本发明涉及一种制作金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件的方法，尤指一种利用具有双应力(binary-stress)的应力覆盖层来制作N型与P型金属氧化物半导体晶体管元件的方法。本发明的特征在于利用惰性气体处理来改变的应力覆盖层的应力值，使N型或P型金属氧化物半导体晶体管元件可以同时具有较高的饱和漏极电流，由此改善半导体晶体管元件的操作效能。

背景技术

随着半导体工艺进入深亚微米时代，对于晶体管元件的效能与稳定性的需求日益提高，而具有应变硅(strained silicon)的金属氧化物半导体晶体管元件也应运而生。当硅的能带结构(band structure)发生改变，可造成载流子移动性增加，因此沟道区域采用应变硅结构的元件可获得1.5倍甚至高达8倍左右的速度增益。目前形成应变硅金属氧化物半导体晶体管的方法主要可分为两种方式。其一是利用硅锗层的晶格常数与硅不同的原理，使硅外延在硅锗上时产生结构上应变。其二是在晶体管结构上形成一种具有应力的应力覆盖层，利用应力覆盖层的应力来改变晶体管元件的沟道区域的晶格结构。

请参考图1至图3，其绘示的是传统上制作N型金属氧化物半导体晶体管元件10与P型金属氧化物半导体晶体管元件110的方法剖面示意图。首先，如图1所示，首先，提供半导体基底16，半导体基底16上定义有第一晶体管区域1与第二晶体管区域2。第一与第二晶体管区域1、2上分别包含有栅极介电层14、114位于半导体基底16上，以及栅极12、112位于栅极介电层14、114上，其中栅极12、112一般包含有多晶硅，而相对应的栅极12、112与栅极介电层14、114可各合称为栅极结构。半导体基底16在第一晶体管区域1中具有源极区域18与漏极区域20，分别位于栅极12两侧的半导体基底16中。半导体基底16在第二晶体管区域2中具有源极区域118与漏极区域120，分别位于栅极112两侧的半导体基底16中。源极区域18和漏极区域20之间通过沟道区域22互相分隔，而源极区域118和漏极区域120之间通过沟道区域122互相分隔。根据传统技术，半导体基底16通常另包含有浅结源极延伸17、117以及浅结漏极延伸19、119。

在图1中，N型金属氧化物半导体晶体管元件10的源极区域18以及漏极区域20为注入砷、锑或磷的N+掺杂区域，N型金属氧化物半导体晶体管元件10的沟道区域22则为P型掺杂区域。P型金属氧化物半导体晶体管元件110的源极区域118以及漏极区域120为P+掺杂区域，P型金属氧化物半导体晶体管元件110的沟道区域122则为N型掺杂区域。

在栅极12、112的侧壁上形成有由氮化硅构成的侧壁子32、132。在侧壁子32、132与栅极12、112的侧壁之间为衬垫层30、130，其通常为二氧化硅所构成。N型金属氧化物半导体晶体管元件10及P型金属氧化物半导体晶体管元件110的裸露硅表面，包括栅极12、112、源极区域18、118与漏极区域20、120，皆形成有硅化金属层(silicide layer)42，以与后续形成的接触插塞相接。由于制作如图1中的半导体结构的工艺为本领域技术人员的通常知识，因此其详细制作程序在此不予赘述。

如图2所示，在完成图1中的N型金属氧化物半导体晶体管元件10及P型金属氧化物半导体晶体管元件110之后，通常会接着在半导体基底16上沉积氮化硅的应力覆盖层46，其中应力覆盖层46覆盖硅化金属层42以及侧壁子32、132，而其厚度通常介于200至400埃左右。沉积应力覆盖层46的目的一方面是改变N型金属氧化物半导体晶体管元件10的沟道区域22的晶格结构，另一方面是在使后续的接触洞蚀刻能有明显的蚀刻终点，也就是用来作为接触蚀刻停止层(contact etch stop layer，CESL)。在沉积应力覆盖层46之后，接着再进行退火(anneal)工艺，强化应力覆盖层46的应力。

如图3所示，接着沉积介电层48，例如硅氧层等，通常介电层48较应力覆盖层46厚许多。之后再利用传统的光刻以及蚀刻工艺，在介电层48与应力覆盖层46中形成接触洞52。

然而，前述的传统技术仍存在有待克服的缺点。应力覆盖层46沉积在一整面芯片上，因此同时增加了N型金属氧化物半导体晶体管元件10与P型金属氧化物半导体晶体管元件110的伸张应力。虽然N型金属氧化物半导体晶体管元件10的效能会因此提升，然而P型金属氧化物半导体晶体管元件110的效能却反而会因此下降，顾此失彼。