[发明专利]薄膜晶体管与像素结构及其制造方法

说明书

技术领域

本发明是有关于一种薄膜晶体管与像素结构，及该像素结构的制造方法。

背景技术

一般对于PMOS晶体管的制作流程，于光刻工艺上须利用掩膜来定义出P+及P-区域，而且一般P型晶体管制作包含形成一多晶硅层，以掩膜来定义出其P+及P-区域，再依序形成一绝缘层、一栅极、一介电层，形成接触窗于介电层中、一源极电极、一漏极电极及一有机层，及形成另一接触窗于该有机层，形成一导电层于该有机层并通过另一接触窗与该漏极电极电性连接。如此整体需要经过六道掩膜进行光刻工艺构成，将增加其工艺难度及复杂性且无法降低生产成本及提高产出率。

另如中国台湾地区专利公告第I253533号的“栅极、薄膜晶体管以及像素结构的制作方法”，此篇专利内容为提供一种像素结构的制作方法，是先于一基底上形成一图案化的罩幕层，其中该罩幕层是暴露出一预定形成栅极的区域；接着于该罩幕层所暴露的该区域中形成一栅极；移除该罩幕层；于该基板上形成一绝缘层，覆盖住该栅极；再于该栅极上方的该绝缘层上形成一信道层；然后于该信道层上形成一源极与一漏极；于该基板上形成一保护层，其中该保护层具有一开口，用以暴露出部分的该漏极；以及最后于该保护层上形成一像素电极，并使该像素电极通过该开口而与该漏极电性连接。

虽然上述现有技术，可制作一像素结构，但工艺较复杂，无法降低生产成本及提高产出率，所以，现有技术无法符合使用者于实际使用时所需。

发明内容

本发明的一目的，在于提供一种薄膜晶体管与像素结构及其制造方法，可大幅提高储存电容量，并不会降低开口率。

本发明的另一目的，在于提供一种薄膜晶体管与像素结构及其制造方法，不会使该像素结构内的金属外漏，导致电性问题产生。

本发明的再一目的，在于提供一种薄膜晶体管与像素结构及其制造方法，使用五道掩膜工艺，可有效提高产出率，降低生产成本，并将该介电层搭配以高开口率的材料作成的屏蔽层于同一道掩膜工艺，如此克服电性相互干扰的问题。

为了达到上述目的，本发明提供一种薄膜晶体管与像素结构及其制造方法，本发明的像素结构的制造方法是先提供一基板，接着形成一半导体层于该基板上，而该半导体层具有一主动区及一储存电容区，然后形成一源极及一漏极于该半导体层上，再形成该隔离层于该源极、该漏极及该半导体层上，接着形成一栅极及一电容电极于该隔离层上，因此该隔离层有效隔离该栅极及该电容电极与该源极及该漏极，然后依序形成一介电层及一屏蔽层于该栅极、该电容电极及该隔离层上，并利用一光刻刻蚀工艺于该屏蔽层刻蚀一开口图案，该开口图案位置与该漏极对应，且以该漏极为刻蚀停止面，从该开口图案刻蚀该屏蔽层及该介电层至该漏极停止，形成一接触窗，最后形成一导电层于该屏蔽层上，该导电层通过该接触窗与该漏极电性连接。

上述半导体层的主动区及储存电容区是通过P+离子注入而形成，使该主动区为P+轻离子掺杂区，该储存电容区为P+重离子掺杂区，然后可对该半导体层进行一活化工艺，以活化经P+离子注入的半导体层。

上述源极及漏极上可分别设置一钝化层，该主动区包含一第一主动区及一第二主动区，该栅极包含一第一部及一第二部，该栅极的第一部及第二部分别设于与该第一主动区及该第二主动区的对应处上，然后以该栅极为屏蔽，对该半导体层的主动区进行P-离子注入，于该主动区形成一P-轻离子掺杂区，接着可对该半导体层的主动区进行一活化工艺，以活化经P-离子注入的主动区。

由上述步骤构成该像素结构，本发明的储存电容区是由该半导体层、该隔离层及该电容电极构成，可大幅提高储存电容量，并不会降低开口率，且不会使该像素结构内的金属外漏，导致电性问题产生，而且本发明的制造方法具有五道掩膜工艺，降低工艺的复杂度，有效提高产出率，降低生产成本，本发明将该介电层配该屏蔽层于同一道掩膜工艺，可克服电性相互干扰(Cross-talk)的问题。

附图说明

图1：本发明的像素结构制造流程示意图；

图2A：本发明的步骤S10的剖面结构示意图；

图2B：本发明的步骤S10的俯视结构示意图；

图2C：本发明的步骤S11的剖面结构示意图；

图2D：本发明的步骤S11的俯视结构示意图；

图2E：本发明的步骤S12的剖面结构示意图；

图2F：本发明的步骤S12的俯视结构示意图；

图2G：本发明的步骤S13的剖面结构示意图；

图2H：本发明的步骤S13的俯视结构示意图；

图2I：本发明的步骤S14的剖面结构示意图；