[发明专利]多芯片堆叠结构及其制法

说明书

技术领域

本发明涉及一种多芯片堆叠结构及其制法，尤指一种导线架式的多芯片堆叠结构及制法。

背景技术

随着电子产业的蓬勃发展，电子产品亦逐渐迈入多功能、高性能的研发方向，以满足半导体封装件高集成度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能与容量，以符电子产品小型化、大容量与高速化的趋势，现有上多半是将半导体封装件以多芯片模块化(Multi Chip Module；MCM)的形式呈现，此种封装件亦可缩减整体封装件体积并提升电性功能，成为一种封装的主流，其是在单一封装件的芯片承载件上接置至少两半导体芯片(semiconductor chip)，且每一芯片与芯片承载件(chipcarrier)间主要是以垂直堆叠(stack)方式接置。

请参阅图1A至1D，为美国专利第5,545,922号所揭示的导线架式多芯片堆叠结构的制法示意图，其提供一具有一芯片座101及多个围绕该芯片座101周围的导脚102的导线架10，于置晶作业(Die bonding)将该芯片座101的第一表面上接置第一芯片11(图1A所示)；接着将该接置有第一芯片11的导线架10反转而置于一具有凹穴130的支撑块13上，以使该导线架10的导脚102架撑于该支撑块13上并使该第一芯片11容置于该凹穴130中，从而于该芯片座101第二表面上接置第二芯片12(如图1B所示)；接着于焊线作业(Wire binding)，将该接置有第一及第二芯片11，12的导线架10利用压板(window clamp)14压制其导脚102而固定于具第一凹穴150的第一加热块15上，该第一凹穴150用以容置第二芯片12，以进行第一打线作业而使第一焊线161由该第一芯片11接着于导脚102上形成缝接焊点(stitch bond)，其中于该第一打线作业时为使该第一焊线161有效接着于该导脚102上，该第一焊线161于该导脚102上的接着处(即缝接焊点处)必须架撑于该第一加热块15上，且须通过该第一支撑块15提供足够热量，以供该第一焊线161焊着于该导脚102上(如图1C所示)；其后，再将该导线架10反置，以将该导线架10另一表面的导脚102架撑于第二加热块17上，并进行第二打线作业，以利用第二焊线162电性连接该第二芯片12及导脚102，其中，该第二加热块17设有第二凹穴170可供容置先前完成打线作业的第一芯片11及第一焊线161，同样地，为使该第二焊线162有效接着于该导脚102上，该第二焊线162于该导脚102上的接着处(即缝接焊点处)必须架撑于该第二加热块17上，同时亦须通过该第二加热块17提供打线所需热量，但是因先前第一焊线161已接置于导脚102一表面，因此该第二焊线162与第一焊线161的缝接焊点即必须采错位方式(off-set)接置于该导脚102上(如图1D所示)。

亦即于前述的多芯片堆叠结构制造方法中，需使用二种加热块且需改变焊线打设位置，不仅增加制造时间，同时亦造成制造费用的提高，再者由于第二焊线必须配合第二加热块的设置位置而大幅向外偏移，如此将造成焊线的增长，不仅易使电性功能衰减，也将使整体结构尺寸变大，不符轻薄短小发展趋势，更甚者，造成第一芯片及第二芯片间电性功能差异而无法匹配。

因此，如何开发出一种可有效在导线架上堆叠并电性耦合多个半导体芯片的多芯片堆叠结构及制法，同时避免现有导线架多芯片堆叠结构中需使用二种加热块，所造成制造时间及费用增加，以及第二焊线的设置位置须大幅向外偏移所导致的电性功能衰减、整体结构尺寸变大、及第一芯片及第二芯片的电性功能差异而无法匹配等问题，为此一研发领域所需迫切解决的技术问题。

发明内容

鉴于前述现有技术的缺失，本发明的主要目的在于提供一种多芯片堆叠结构及制法，可有效在导线架上堆叠并电性耦合多个半导体芯片。

本发明的又一目的在于提供一种多芯片堆叠结构及制法，以避免现有导线架多芯片堆叠结构中需使用二种加热块且需改变设置位置，所造成制造时间及费用增加等问题。

本发明的另一目的在于提供一种多芯片堆叠结构及制法，以避免现有导线架多芯片堆叠结构中第二焊线的设置位置须大幅向外偏移所导致的电性功能衰减、整体结构尺寸变大、及第一芯片及第二芯片的电性不匹配等问题。