[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体结构及其制造方法。更具体地，本发明涉及互补金属氧化物半导体(CMOS)结构，其包括薄多晶栅(poly gate，多晶硅栅)和在多晶栅覆盖区(footprint)处位于半导体衬底中的优化的深源/漏区。本发明还提供制造这样的CMOS结构的方法。

背景技术

在高性能逻辑电路中的性能提升依赖于“导通”电流的增加而不增加“关断”电流。由于器件尺度的缩小，更难实现性能提升。缩小的一个具体方面涉及减薄栅氧化物的物理厚度。对于给定的栅电压，穿过栅氧化物建立电场。如果栅氧化物被减薄了，则对于相同栅电压，电场的强度增加。在pFET器件的情况下，向所述栅极施加负电压以使所述器件“导通”。当所述器件处于“导通”状态时，沟道相对于它的多数载流子类型变为反型。由于在沟道中的反型电荷增加，栅极开始耗尽它的多数载流子。

在栅氧化物/多晶硅栅之间的界面处或附近的电荷载流子的耗尽(公知为多晶硅耗尽效应)已经成了互补金属氧化物半导体(CMOS)器件，尤其是pFET的问题。耗尽引起栅电介质厚度的实际增加，因此，负面地影响了器件性能。随着持续地减薄栅氧化物厚度，耗尽效应变得越来越重要，其原因是多晶硅耗尽效应也稍有加剧。

此外，在多晶栅(gate poly)和源/漏接触金属之间的电容也成为一个增加集成电路的延迟的因素。这个电容随着多晶高度而增加。

在传统的CMOS工艺中，多晶硅栅在自对准源/漏注入期间被掺杂，在随后的激活退火步骤期间被激活。选择用于现有技术的工艺的注入能量，使得掺杂剂原子不会很深地渗透到多晶硅栅电极中。因此，能通过注入到达栅电介质/多晶硅栅界面的掺杂剂的浓度相对较小(大约10¹⁸原子/每立方厘米或更小)。虽然扩散可以使更多的掺杂剂原子到达栅电介质/多晶硅栅界面，但在所述界面的掺杂剂浓度总是最低的。此外，位于栅电介质/多晶硅栅界面的掺杂剂原子的分布不均匀。

一种回避上述问题的方法是减薄多晶硅栅的厚度(也就是高度)以提高在栅电介质/多晶硅栅界面的激活的掺杂浓度，且降低在多晶硅栅和源/漏接触金属之间的电容。虽然可能减薄所述多晶硅栅的厚度，但对于深源/漏区的注入常常需要高能量(对于As，大约20keV或更大、对于B大约为5keV或更大、对于P大约为10keV或更大)以减小对于所述器件的外部电阻。通常，所述深源/漏注入是自对准工艺，其用多晶硅栅(和一些侧壁隔离层)掩蔽所述器件的沟道区。结果，被注入到深源/漏区中的剂量也被注入到多晶硅栅中。然而，薄多晶硅栅和高源/漏注入能量的结合导致了一些剂量可以渗透所述薄多晶硅和栅电介质进入到沟道区中，从而损坏所述器件的问题。

已经提出了一些将所述薄多晶硅与所述深源/漏注入分离的想法。例如，可以在所述薄多晶硅顶上使用硬掩模盖层使得高能量注入不会穿透整个叠层。这种办法的一个问题是将损失一些剂量在盖层中，并且在多晶硅中尤其在多晶硅栅和栅电介质之间的界面处，掺杂浓度将会降低。

鉴于以上所述，仍需要提供一种能够将所述薄多晶硅栅区的注入与所述深源/漏区分离的更好的技术，使得用于形成所述深源/漏区的剂量不穿透进器件沟道中，然而仍对薄多晶硅栅尤其在薄多晶硅栅和栅电介质之间的界面处提供高掺杂剂浓度。

发明内容

本发明提供了一种通过改变不同的注入步骤的次序来解决上述剂量损失问题的方法。根据本发明，使用一种牺牲硬掩模盖层来阻挡高能量注入以及使用3-1隔离层(偏移(off-set)隔离层、第一隔离层和第二隔离层)方案来优化源/漏掺杂分布。一般在形成所述第一隔离层后进行的缓冲注入被推迟到去除第二隔离层(这里也称作可弃隔离层，由于它在加工期间从结构上去除)和硬掩模盖层之后。使用这个方法，注入到薄多晶硅栅的剂量可以增加，同时可以优化深源/漏注入而不用担心穿透问题。在硬掩模盖层形成之前的栅预掺杂可以用来提高反型时栅电介质的厚度。

概括地，本发明的方法包括：

在半导体衬底的表面上形成至少一个图案化的栅叠层，所述至少一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；

形成和至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约10¹⁹原子/每立方厘米或更大的掺杂浓度的深源/漏区；