[发明专利]半导体结构及其制造方法

权利要求书

1、一种制造半导体结构的方法，包括：

在半导体衬底的表面上形成至少一个图案化的栅叠层，所述至少一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；

形成和至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约10¹⁹原子/每立方厘米或更大的掺杂浓度的深源/漏区；

去除所述第二隔离层和所述硬掩模，其中所述硬掩模的去除使所述含多晶硅材料暴露，所述硬掩模的去除和第二隔离层的去除在同一步骤中执行或在去除所述第二隔离层之后的另一步骤中执行；以及

向所述暴露的含多晶硅材料注入离子以向所述暴露的含多晶硅材料提供大约10¹⁹原子/每立方厘米或更大的掺杂浓度。

2、如权利要求1所述的方法，其中所述硬掩模是氧化物硬掩模。

3、如权利要求2所述的方法，其中在去除所述第二隔离层之后的另一步骤中去除所述氧化物硬掩模。

4、如权利要求1所述的方法，其中所述硬掩模是氮化物硬掩模。

5、如权利要求4所述的方法，其中在去除所述第二隔离层的同时去除所述氮化物硬掩模。

6、如权利要求1所述的方法，还包括在所述半导体衬底中形成缓冲注入区，其将所述源/漏扩展区和所述深源/漏区桥接。

7、如权利要求1所述的方法，其中所述至少一个图案化的栅叠层包括在nFET器件区中的至少一个图案化的栅叠层和在pFET器件区中的至少一个图案化的栅叠层，所述器件区被位于所述半导体衬底中的隔离区部分地分隔。

8、如权利要求7所述的方法，其中在所述nFET器件区中的所述至少一个图案化的栅叠层在所述离子注入之后包括n型离子，且在所述pFET器件区中的所述至少一个图案化的栅叠层在所述离子注入之后包括p型离子，所述离子注入包括使用阻挡掩模的选择性离子注入工艺。

9、如权利要求1所述的方法，其中所述含多晶硅材料包括多晶硅。

10、一种形成半导体结构的方法，包括：

在nFET器件区和pFET器件区中的每一个中在半导体衬底的表面上形成至少一个图案化的栅叠层，所述器件区中的每一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；

形成和每一个器件区中的所述至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约10¹⁹原子/每立方厘米或更大的掺杂浓度的深源/漏区；

从每一个所述器件区去除所述第二隔离层和所述硬掩模，其中所述硬掩模的去除使每一个器件区中的含多晶硅材料暴露，所述硬掩模的去除和第二隔离层的去除在同一步骤中执行或在去除所述第二隔离层之后的另一步骤中执行；以及

向每一个器件区中的所述暴露的含多晶硅材料选择性注入离子以向每一个所述器件区中的所述暴露的含多晶硅材料提供大约10¹⁹原子/每立方厘米或更大的掺杂浓度。

11、一种半导体结构，其包括：

位于半导体衬底上的至少一个场效应晶体管(FET)，所述至少一个FET包括图案化的叠层，其从下到上包括：栅电介质、厚度大约100nm或更小的掺杂的含多晶硅材料，其中所述掺杂的含多晶硅材料具有大约10¹⁹原子/每立方厘米或更大的掺杂浓度，所述半导体衬底包括具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约10¹⁹原子/每立方厘米或更大的掺杂浓度的深源/漏区。

12、如权利要求11所述的半导体结构，其中所述掺杂的含多晶硅材料包括多晶硅、多晶硅锗或它们的多层。

13、如权利要求11所述的半导体结构，其中所述半导体衬底是具有不同晶向的混合衬底，其中在第一器件区中的晶向具有(100)晶向，而在不同的第二器件区中的晶向为(110)。