[发明专利]MOSFET器件及其制造方法

说明书

技术领域

本发明涉及电子器件。具体地，本发明涉及栅极长度小于40nm的场效应器件及其制造这种结构的方法。

背景技术

当今的集成电路包含大量器件。增强性能和提高可靠性的关键是缩小器件尺寸和减化程序(ground rule)。随着FET(场效应晶体管)器件尺寸的日益缩小，其技术变得更加复杂，需要改变器件结构且需要新的制造方法以保持所期望的一代接一代器件的性能提升。微电子的主要材料是硅(Si)，或更广义地说，是硅基材料。用于微电子的一种这样的重要的硅基材料是硅锗(SiGe)合金。

在深亚微米一代器件中保持性能提升很困难。随着器件尺寸不断缩小，各种损害器件效应变得更加严重。例如，由于栅极长度的缩短，所谓的短沟道效应(SCE)，最明显的是漏极感应势垒降低效应(drain-induced barrier lowering)(DIBL)给小型化设置了严重的障碍。而且寄生电容例如源极和漏极电容也阻碍了器件性能。同时，获得比以前更高的栅电容也遇到了障碍，比如传统上一直作为栅材料的多晶硅的耗尽。

传统上，CMOS(互补金属氧化物半导体)技术一代优于一代是通过缩小栅极长度。这是通过减薄栅介质、增加沟道掺杂和形成更浅的源极/漏极来实现的。迄今为止，通过使用这种方式已经使具有多晶硅栅电极的MOSFET(金属氧化物半导体场效应晶体管)的栅极尺寸缩小到大约40nm。许多所需要的支持缩小栅极长度方案(scheme)的元件正在接近物理极限。例如，由于掺杂剂活化和扩散效应，使用离子注入和退火使结具有高电导性同时深度浅变得很困难。对于标准工艺，更高的掺杂剂活化(在更高温度下)通常伴有额外的扩散问题和顾虑。此外，过度的结泄漏可以妨碍增加沟道掺杂到一定浓度之上，该浓度是控制栅极长度小于40nm器件的短沟道效应所需要的。这样，需要一种新器件设计、体系结构以及处理方法来克服和现有技术相关的缺陷。

发明内容

鉴于上述问题，本发明公开了一种适合在栅极长度小于40nm时运行的MOSFET。这样的MOSFET器件包括由单晶硅基材料形成的接地层。所述接地层具有浓度在大约1×10¹⁸/cm³到1×10²⁰/cm³之间的掺杂剂杂质。厚度在大约2nm到7nm之间的硅基本体层外延淀积在所述接地层上。所述本体层掺杂有浓度在大约1×10¹⁸/cm³到5×10¹⁹/cm³之间的和接地层相反类型的杂质。在所述接地层的掺杂剂和所述本体层的掺杂剂之间的过渡区具有在大约2.5nm到0.5nm之间的跨越它们界面的宽度。栅绝缘层淀积在所述本体层上，栅极淀积在所述栅绝缘层上。所述栅极具有和所述栅绝缘层直接接触的具有中间能隙功函数的金属。所述栅极被图案化到长度小于大约40nm，还可能小于20nm。MOSFET的源极和漏极掺杂有和本体层具有相同类型的浓度在大约5×10¹⁹/cm³到2×10²⁰/cm³之间的掺杂剂。所述源极和漏极的结深小于大约7nm。

在本发明的代表性实施方式中，器件的硅基材料本质上是纯硅。

在本发明的CMOS实施方式中，在NMOS(N沟道金属氧化物半导体)和PMOS(P沟道金属氧化物半导体)的栅极中的金属可以是相同金属。

同时也公开了一种用于制造适合在栅极长度小于40nm时运行的MOSFET的方法。该方法包括通过选择性外延生长将厚度在大约2nm到7nm之间的本体层淀积到接地层上，用相反类型的掺杂杂质来掺杂所述接地层和本体层。该方法还包括在栅绝缘体上淀积具有中间能隙功函数的金属。此种金属可以被选择为和在CMOS结构中用于NMOS和PMOS器件的金属相同的金属。

附图说明

结合详细的说明和附图，本发明的这些及其它特征将变得更加明

附图说明

结合详细的说明和附图，本发明的这些及其它特征将变得更加明显。

图1A是图解包括提升的源极和漏极的栅极长度小于40nm的MOSFET的实施方式的示意性截面图；

图1B是图解栅极长度小于40nm的MOSFET的另一个实施方式的示意性截面图；

图1C列出了用于本发明的优选的实施方式的作为结构参数函数的选择的MOSFET器件参数；

图2是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中已经制造了接地层；