[发明专利]静电放电防护电路及其制造方法

说明书

技术领域

本发明涉及一种静电放电防护电路及其制造方法。

背景技术

静电放电(Electro Static Discharge，ESD)是造成大多数电子元件或者电子系统受到过度电性应力(ElectricalOverstress，EOS)破坏的主要因素。静电放电可能会对半导体元件等形成永久性的毁坏，因此影响集成电路的电路功能，使得电子产品工作不正常。而静电放电的产生，一般在于电子元件或系统在制造、生产、组装、测试、存放或搬运过程中，静电会累积在人体、仪器或储放设备内，甚至电子元件本身也会有静电的积累。当人体、仪器或储放设备与电子元件之间接触时，将会形成一静电放电路径，使得电子元件或系统遭到不可预期的损害。为了防护静电放电电流对电子元件所造成的损害，采用静电放电防护电路(Electro StaticDischarge Protection Circuit)得以实现。

请参阅图1，其是一种现有技术具有传统静电放电防护电路的液晶显示器的示意图。该液晶显示器1包括具有一定间距平行分布的多条扫描线12、与该扫描线12垂直且相互平行分布的多条数据线13。图中虚线区域11为显示区域，该显示区域11周边分布有公共电极14。每一扫描线12与公共电极14之间及每一数据线13与公共电极14之间均设置有一静电放电防护电路10。

请参阅图2，其是图1所示液晶显示器的静电放电防护电路示意图。该静电放电防护电路10设置于一第一电源线101及一第二电源线102之间。该第一电源线101及该第二电源线102可为图1中的扫描线12与公共电极14，或者数据线13与公共电极14。该静电放电防护电路10包括一静电放电电路110、一第一控制电路120及一第二控制电路130。该第二控制电路130与第一控制电路120串联，该第一控制电路120包括一场效晶体管121，该场效晶体管121的栅极及漏极相连，该第二控制电路130包括一场效晶体管131，该场效晶体管131的栅极及漏极相连。该静电放电电路110包括一场效晶体管111，该场效晶体管111的源极与该场效晶体管121的栅极及漏极相连，并且一并连接至该第一电源线101，该场效晶体管111的漏极与该场效晶体管131的栅极及漏极相连，并且一并连接至该第二电源线102，该场效晶体管111的栅极与该场效晶体管121及该场效晶体管131的源极相连。

当该第一电源线101与第二电源线102之间电位差超过第一控制电路120或第二控制电路130所设定的电位差时，该场效晶体管111开启，电荷通过该场效晶体管111释放。因此，无论是来自外界的静电电压或者电子元件本身的瞬间静电高压都可由静电放电防护电路10进行电荷释放。

但是，该静电放电防护电路10存在如下缺点：其进行电荷释放时无显示信息，因此无法确定发生静电放电的时间点。

发明内容

为了解决现有技术中静电放电防护电路10在进行电荷释放时无显示信息的问题，有必要提供一种具有显示功能的静电放电防护电路。

同时有必要提供一种上述静电放电防护电路的制造方法。

一种静电放电防护电路，其包括一硅基板、一铁薄膜、一纳米碳管层及一透明遮罩，该铁薄膜及该奈米碳管层依次层叠设置于该硅基板表面，该透明遮罩收容该铁薄膜及该奈米碳管层并与该硅基板密封，该透明遮罩的内表面涂覆有荧光粉。

一种静电放电防护电路的制造方法，其包括以下步骤：提供一硅基板；应用物理气相沉积法于该硅基板的表面沉积一铁薄膜；依所需静电放电防护电路的形状，对该铁薄膜进行蚀刻图案化；应用化学气相沉积法于该铁薄膜上形成奈米碳管层；切割该硅基板，使切割后的每一块硅基板均包括一铁薄膜及一奈米碳管层；提供一透明遮罩；在透明遮罩内表面沉积涂布荧光粉，然后将该透明遮罩与硅基板密封。

一种静电放电防护电路的制造方法，其包括以下步骤：提供一硅基板；于该硅基板的一表面上重掺杂磷或砷等施主元素，形成施主掺杂层；于该施主掺杂层表面应用物理气相沉积法沉积铝金属层以形成该铝薄膜；应用物理气相沉积法于该硅基板的另一表面上沉积一铁薄膜；依所需静电放电防护电路的形状，对该铁薄膜进行蚀刻图案化；应用化学气相沉积法于该铁薄膜上形成奈米碳管层；切割该硅基板，使切割后的每一块硅基板均包括一铁薄膜及一奈米碳管层；提供一透明遮罩；在透明遮罩内表面沉积涂布荧光粉，然后将该透明遮罩与硅基板密封。