[发明专利]双栅全耗尽SOI CMOS器件及其制备方法

说明书

技术领域

本发明涉及半导体集成电路(IC)及其制造技术领域，尤其涉及一种双栅全耗尽绝缘体上硅互补式金属氧化层半导体(SOI CMOS)器件及其制备方法。

背景技术

绝缘体上硅(Silicon-On-Insulator，简称SOI)技术以其独特的材料结构有效地克服了体硅材料的不足，充分发挥了硅集成技术的潜力。

随着器件尺寸进入亚微米、深亚微米领域，SOI技术逐渐成为研究和开发高速度、低功耗、高集成度以及高可靠的超大规模集成电路的重要技术。特别是薄膜全耗尽SOI CMOS这种准理想的器件结构被成为是“下一代高速CMOS技术”，尤其适合于低压、低功耗、高速、深亚微米ULSI电路，以及可在高温、辐射等环境下工作的电路。它将成为下一代军用系统集成的主要技术之一，受到世界各发达国家的普遍重视，从而竞相研究和开发这项技术。

对于薄膜全耗尽SOI CMOS器件来说，阈值电压控制是一个很关键的问题。在体硅中，可以通过控制沟道杂质浓度来调整阈值。

但是，在薄膜全耗尽SOI CMOS器件中，沟道杂质浓度需要在两个因素间平衡和折中：首先，杂质浓度必须足够低，以确保沟道区全部耗尽；其次，它又必须足够高以使器件有适当大的阈值电压。

传统的双栅全耗尽SOI CMOS器件结构中，为了使n型沟道场效应晶体管和p型沟道场效应晶体管性能接近于对称，n型沟道场效应晶体管采用N+多晶硅栅，p型沟道场效应晶体管采用P+多晶硅栅。

采用这种双栅结构时，沟道掺杂浓度较高，这会对器件和电路的性能产生诸多不利影响：

(1)降低了源漏击穿电压；

(2)为了确保沟道区全部耗尽，要求硅膜的最终厚度就会比较薄，对工艺要求更严格；

(3)在工艺中，硅膜的最终厚度的波动是不可避免的。由于沟道掺杂浓度较高，硅膜的最终厚度的波动对阈值电压的波动影响较大；

(4)较高的沟道掺杂浓度会降低沟道区载流子迁移率，从而降低了电路的工作速度。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的一个目的在于提供一种双栅全耗尽SOI CMOS器件，以提高源漏击穿电压和沟道区载流子迁移率，降低工艺复杂程度和器件性能的波动。

本发明的另一个目的在于提供一种制备双栅全耗尽SOI CMOS器件的方法，以提高源漏击穿电压和沟道区载流子迁移率，降低工艺复杂程度和器件性能的波动。

(二)技术方案

为达到上述一个目的，本发明提供了一种双栅全耗尽绝缘体上硅互补式金属氧化层半导体器件，该器件包括硅衬底03、埋氧层02和形成在顶层硅膜01中的n型沟道场效应晶体管、p型沟道场效应晶体管及器件介质隔离05。

所述n型沟道场效应晶体管包括P⁺多晶硅栅电极11，栅介质04，N^-轻掺杂源漏12，N⁺重掺杂源13，N⁺重掺杂漏14。

所述p型沟道场效应晶体管包括N⁺多晶硅栅电极21，栅介质04，P^-轻掺杂源漏22，P⁺重掺杂源23，P⁺重掺杂漏24。

所述器件介质隔离05采用改进的局部硅氧化隔离技术，用于减小鸟嘴长度和对有源区硅岛的应力。

所述顶层硅膜01在沟道区的厚度小于80nm，在正常工作情况下器件沟道区顶层硅膜处于全耗尽状态。

为达到上述另一个目的，本发明提供了一种制备双栅全耗尽绝缘体上硅互补式金属氧化层半导体器件的方法，该方法包括：

A、减薄绝缘体上硅(SOI)顶层硅膜的厚度，减小鸟嘴长度和对有源区硅岛的应力；

B、在n型沟道场效应晶体管硅岛边缘注入B离子，抑制n型沟道场效应晶体管边缘漏电现象；

C、调节阈值电压，进行杂质注入；

D、生长栅介质层，淀积多晶硅层；

E、向n型沟道场效应晶体管多晶硅注入B离子，向p型沟道场效应晶体管多晶硅注入P离子；

F、光刻和刻蚀多晶硅形成栅电极；

G、淀积正硅酸乙酯(TEOS)，刻蚀侧墙，形成轻掺杂漏(LDD)结构；

H、向n型沟道场效应晶体管源漏注入As离子，向p型沟道场效应晶体管源漏注入BF₂离子；

I、快速热退火修复晶格损伤和激活注入的杂质；