[发明专利]一种锁相环的自校准方法及电路

说明书

技术领域

本发明涉及锁相环电路，尤其涉及一种可降低抖动的锁相环自校准方法及电路。 

背景技术

通常的电子、计算机系统对其组件都有十分严格的时序要求，以便电子或计算机完成十分精准的操作。所以使输出信号与基准信号同步的锁相环电路(PLL)就是电子控制系统中运用得十分广泛的一种电路。PLL可精确地控制其输出信号频率与输入的基准信号频率实现同步。 

目前常用的PLL电路为电荷泵的锁相环电路。它通常包括分频器、鉴频鉴相器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)。外部基准信号经此PLL电路产生与基准信号相位相同的一定倍频信号。外部基准信号经过M分频器后的信号与经过N分频后压控振荡器的输出信号同时送入鉴频鉴相器中进行比较，产生充电信号(up)或放电信号(down)控制电荷泵对低通滤波器进行充电和放电，从而低通滤波器产生控制电压ΔV_c控制压控振荡器输出信号频率。 

上述锁相环中，尤其压控振荡器易受噪声干扰或前置器件的误差导致压控振荡器最后输出的信号相对给定的锁相环基准信号容易出现相位抖动。由于压控振荡器输出信号产生的相位抖动与压控振荡器的增益和控制电压ΔV_c成正比，因此对于大增益的压控振荡器这一现象更加明显。 

2004年在美国IEEE电路与器件杂志上发表的一篇文章中提供了一种锁相环自校准的方法，以便获得合适压控振荡器增益来减小前置器件误差和噪声引起的压控振荡器输出信号相对基准信号的抖动。通过比较压控振荡器的输入电压与参考电压V_ref的大小来降低压控振荡器电容值，每降低一次控振荡器的电容值后都需等250us后再重新比较，因此该锁相环的闭锁时间容易较长，其次由于在压控振荡器与低通滤波器和参考电压之间均连接有开关，在开关的切换时，容易引起压控振荡器控制电压的不稳定。所述的参考电压采用的是带隙基准电压，此电压对温度变化十分敏感，也会导致整个锁相环工作的不稳定。 

发明内容

本发明的目的在于提供一种锁相环的自校准方法以及电路，以解决锁相环输出信号抖动和闭锁时间较长以及容易受到温度影响的问题。 

为了达到上述的目的，本发明锁相环的自校准方法，包括以下步骤：步骤1：在锁相环上电时对所述压控振荡器的充电时间进行预设时间的计时；步骤2：比较给定锁相环基准信号与压控振荡器的输出反馈信号的频率快慢；步骤3：根据步骤2的比较结果，如果压控振荡器的输出慢于给定锁相环的基准信号则执行步骤4并返回到步骤2，如果所述压控振荡器的输出反馈信号频率快于所述锁相环基准信号则执行步骤5；步骤4：降低压控振荡器的电容值；步骤5：停止对给定锁相环基准信号与压控振荡器的输出反馈信号的频率比较。步骤1中压控振荡器的预设时间为220微妙。步骤2中锁相环基准信号包括经过一分频器后的基准信号，所述步骤2中压控振荡器的输出反馈信号包括经过另一分频器后的反馈信号。步骤2中比较两信号频率的快慢是通过鉴别相同的时间起点下两信号的跳变次数是否先达到期望反翻转次数的信号来实现，所述信号的跳变为信号电平的上升沿或下降沿，所述期望翻转次数为512次。 

本发明锁相环的自校准电路，它包括：数字累加器，状态机，控制模块；控制模块的输入端与给定的锁相环基准信号和压控振荡器的输出反馈信号连接，并与数字累加器的输出端连接，控制模块的输出端与数字累加器的输入端相连，数字累加器的输出端与状态机的输入端相连，状态机的输出端与压控振荡器电容值的控制端相连。数字累加器模块用于锁相环上电时对压控振荡器的充电时间进行预设时间计时和比较锁相环的基准信号与压控振荡器的输出反馈信号的频率快慢；状态机用于当所述锁相环基准信号快于所述压控振荡器的输出反馈信号时降低压控振荡器电容值；控制模块用于当压控振荡器充电时间到达预设时间时启动数字累加器比较两信号的快慢和当所述压控振荡器输出反馈信号频率快于所述锁相环的基准信号时停止数字累加器对所述两个信号的比 较。 

数字累加器包括两个计数器和一个定时器，两个计数器用于比较所述基准信号和反馈信号频率快慢，定时器用于当锁相环上电时对压控振荡器的充电时间进行预设时间计时。定时器的定时时间为220微秒，两个计数器均为九位的二进制计数器，用于对所述基准信号和反馈信号的跳变次数计数。对基准信号的跳变次数进行计数的计数器的输出端与状态机输入端相连，并与数字累加器中两计数器的置位/清零输入端相连，定时器启动与锁相环上电同步，定时器输出端与控制模块输入端相连。