[发明专利]一种锁相环的自校准方法及电路

权利要求书

1.一种锁相环的自校准方法，所述锁相环包括两个分频器、鉴频鉴相器、电荷泵、低通滤波器和压控振荡器，其特征在于，自校准方法包括以下步骤：

步骤1：在锁相环上电时对所述压控振荡器的充电时间进行预设时间的计时；

步骤2：比较给定锁相环基准信号与压控振荡器的输出反馈信号的频率快慢；

步骤3：根据步骤2的比较结果，如果压控振荡器的输出慢于给定锁相环的基准信号则执行步骤4并返回到步骤2，如果所述压控振荡器的输出反馈信号频率快于所述锁相环基准信号则执行步骤5；

步骤4：降低压控振荡器的电容值；

步骤5：停止对给定锁相环基准信号与压控振荡器的输出反馈信号的频率比较。

2.如权利要求1所述的自校准方法，其特征在于，所述步骤1中压控振荡器的预设时间为220微秒。

3.如权利要求1所述的自校准方法，其特征在于，所述步骤2中锁相环基准信号包括经过一分频器后的基准信号，所述步骤2中压控振荡器的输出反馈信号包括经过另一分频器后的反馈信号。

4.如权利要求1所述的自校准方法，其特征在于，所述步骤2中比较两信号频率的快慢是通过鉴别相同的时间起点下两信号的跳变次数是否有先到达期望翻转次数的信号来实现。

5.如权利要求4所述的自校准方法，其特征在于，所述信号的跳变为信号电平的上升沿或下降沿。

6.如权利要求4所述的自校准方法，其特征在于，所述期望翻转次数为512次。

7.一种锁相环的自校准电路，所述锁相环包括具有可变电容的压控振荡器，其特征在于，自校准电路包括：数字累加器，状态机，控制模块；所述控制模块的输入端与给定的锁相环基准信号和压控振荡器的输出反馈信号连接，并与数字累加器的输出端连接，所述控制模块的输出端与数字累加器的输入端相连，所述数字累加器的输出端与状态机的输入端相连，所述状态机的输出端与压控振荡器电容值的控制端相连；所述数字累加器用于锁相环上电时对压控振荡器的充电时间进行预设时间计时和比较锁相环的基准信号与压控振荡器的输出反馈信号的频率快慢，所述状态机用于当所述基准信号快于所述输出反馈信号时降低压控振荡器电容值，所述控制模块用于当压控振荡器充电时间到达预设时间时启动数字累加器比较两信号的快慢和当所述输出反馈信号频率快于所述基准信号时停止数字累加器对所述两个信号的比较。

8.如权利要求7所述的自校准电路，其特征在于：所述数字累加器包括两个计数器和一个定时器，两个计数器用于比较所述基准信号和反馈信号频率快慢，所述定时器用于当锁相环上电时对压控振荡器的充电时间进行预设时间计时。

9.如权利要求8所述的自校准电路，其特征在于：所述定时器的定时时间为220微秒，所述计数器均为九位的二进制计数器，用于对所述基准信号和反馈信号的跳变次数计数。

10.如权利要求9所述的自校准电路，其特征在于：所述对基准信号的跳变次数进行计数的计数器的输出端与状态机输入端相连，并与数字累加器中两计数器的置位/清零输入端相连，所述定时器启动与锁相环上电同步，所述定时器输出端与控制模块输入端相连。

11.如权利要求7所述的自校准电路，其特征在于：所述的状态机由状态计数器构成，其输入端与所述数字累加器中对基准信号进行计数的计数器的输出端相连，其输出端与压控振荡器电容控制端相连。

12.如权利要求7所述的自校准电路，其特征在于：所述的控制模块由若干逻辑门组合成。

13.如权利要求12所述的自校准电路，其特征在于：所述的若干逻辑门包括两个与门和一个非门，所述非门输入端与数字累加器中对所述反馈信号计数的计数器的输出端相连，所述非门的输出端同时与两个与门的输入端相连，所述两个与门输入端分别与所述基准信号和反馈信号相连，且与数字累加器中定时器的输出端相连，所述两个与门输出端分别与数字累加中两个计数器的输入端相连。

14.如权利要求7所述的自校准电路，其特征在于：所述控制模块的输入端与所述基准信号和反馈信号的连接包括基准信号和反馈信号分别通过一个分频器后与控制模块的输入端连接。