[发明专利]SOC系统处理器芯片中的高速同步外设时钟相位控制装置

说明书

技术领域

本发明涉及通信技术领域，特别涉及SOC(System On Chip，片上系统)系统时钟同步控制技术领域，具体是指一种SOC系统处理器芯片中的高速同步外设时钟相位控制装置。

背景技术

现代社会中，随着科技的不断进步，SOC(System on a Chip，片上系统)系统使用得越来越多，而目前的SOC系统中，单板上芯片和一些高速同步外设(如SDRAM，SynchronousDynamic random access memory，同步动态随机存储器)的可靠通信越来越成为系统设计的一个难点，这主要是由于同步接口的传输速率目前已经达到了100Mhz以上，考虑到收发器件固有的时序延时以及PCB的延时，以及总线信号间的差异，使得系统对时钟相位的调整有了较高的要求。

现有技术中，较为通用的做法是可以将源同步接口的输出时钟和芯片接收的采样时钟都经过芯片内置的锁相环来完成，而且，在现有技术中，较为常用的做法是用PLL来实现芯片中的可配置延时模块，从而可以实现精细的调相，但是，这样的方案往往带来了较高的成本和功耗，为SOC系统应用范围的不断扩展和功能的不断升级带来了很大的障碍，给人们的工作带来了一定的不便。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种能够实现非常灵活的源同步发送时钟以及接收采样时钟的产生、逻辑设计简单可靠、配置灵活多样、成本较低、工作性能稳定、适用范围较为广泛的SOC系统处理器芯片中的高速同步外设时钟相位控制装置。

为了实现上述的目的，本发明的SOC系统处理器芯片中的高速同步外设时钟相位控制装置具有如下构成：

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置，包括处理器芯片上的输出接口模块、输入接口模块和内部逻辑模块，该输出接口模块的输出端和输入接口模块的输入端分别与该高速同步外设相连接，其主要特点是，所述的装置还包括第一可配置延时模块、第二可配置延时模块、第一信号采样模块和第二信号采样模块，所述的处理器芯片的内部逻辑模块的时钟信号分别送入该第一可配置延时模块的输入端、第二可配置延时模块的输入端和第二信号采样模块的时钟输入端，所述的第一可配置延时模块的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块的输入端，该第二可配置延时模块的输出信号送入所述的第一信号采样模块的时钟输入端，所述的输入接口模块的输出信号依次通过第一信号采样模块和第二信号采样模块送入该处理器芯片的内部逻辑模块。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一可配置延时模块包括依次级联的第一信号选择单元和数个第一延时单元，所述的第一信号选择单元具有数个信号输入端。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一可配置延时模块中还包括第一反相单元，所述的第一反相单元连接于所述的第一信号选择单元和第一延时单元之间。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一延时单元的数量为至少4个。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一信号选择单元的信号输入端为至少2个。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二可配置延时模块包括依次级联的第二信号选择单元和数个第二延时单元，所述的第二信号选择单元具有数个信号输入端。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二可配置延时模块中还包括第二反相单元，所述的第二反相单元连接于所述的第二信号选择单元和第二延时单元之间。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二延时单元的数量为4个。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二信号选择单元的信号输入端为至少2个。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置中还包括一自动训练配置模块，所述的自动训练配置模块与所述的第一可配置延时模块和第二可配置延时模块相连接。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的自动训练配置模块中包括训练测试单元和延时配置控制单元，所述的训练测试单元和延时配置控制单元分别与所述的第一可配置延时模块和第二可配置延时模块相连接。

该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的自动训练配置模块中还包括有相位监测维护单元，所述的相位监测维护单元与所述的训练测试单元相连接，所述的第二信号采样模块的输出信号送入该相位监测维护单元中。