[发明专利]SOC系统处理器芯片中的高速同步外设时钟相位控制装置

权利要求书

1、一种SOC系统处理器芯片中的高速同步外设时钟相位控制装置，包括处理器芯片上的输出接口模块、输入接口模块和内部逻辑模块，该输出接口模块的输出端和输入接口模块的输入端分别与该高速同步外设相连接，其特征在于，所述的装置还包括第一可配置延时模块、第二可配置延时模块、第一信号采样模块和第二信号采样模块，所述的处理器芯片的内部逻辑模块的时钟信号分别送入该第一可配置延时模块的输入端、第二可配置延时模块的输入端和第二信号采样模块的时钟输入端，所述的第一可配置延时模块的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块的输入端，该第二可配置延时模块的输出信号送入所述的第一信号采样模块的时钟输入端，所述的输入接口模块的输出信号依次通过第一信号采样模块和第二信号采样模块送入该处理器芯片的内部逻辑模块，所述的装置还包括一自动训练配置模块，所述的自动训练配置模块与所述的第一可配置延时模块和第二可配置延时模块相连接，所述的自动训练配置模块中包括训练测试单元和延时配置控制单元，所述的训练测试单元和延时配置控制单元分别与所述的第一可配置延时模块和第二可配置延时模块相连接，所述的自动训练配置模块中还包括有相位监测维护单元，所述的相位监测维护单元与所述的训练测试单元相连接，所述的第二信号采样模块的输出信号送入该相位监测维护单元中。

2、根据权利要求1所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一可配置延时模块包括依次级联的第一信号选择单元和数个第一延时单元，所述的第一信号选择单元具有数个信号输入端。

3、根据权利要求2所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一可配置延时模块中还包括第一反相单元，所述的第一反相单元连接于所述的第一信号选择单元和第一延时单元之间。

4、根据权利要求2所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一延时单元的数量为至少4个。

5、根据权利要求2所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一信号选择单元的信号输入端为至少2个。

6、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二可配置延时模块包括依次级联的第二信号选择单元和数个第二延时单元，所述的第二信号选择单元具有数个信号输入端。

7、根据权利要求6所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二可配置延时模块中还包括第二反相单元，所述的第二反相单元连接于所述的第二信号选择单元和第二延时单元之间。

8、根据权利要求6所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二延时单元的数量为4个。

9、根据权利要求6所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二信号选择单元的信号输入端为至少2个。

10、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一信号采样模块为触发器，所述的第二可配置延时模块的输出信号送入所述的触发器的触发控制端。

11、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二信号采样模块为触发器，所述的处理器芯片的内部逻辑模块的时钟信号送入该触发器的触发控制端。