[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的制造方法。

背景技术

互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)器件由于其低功耗、高响应速率等特点，被广泛应用于存储、通信、计算机等领域。CMOS器件中包含有NMOS晶体管和PMOS晶体管，NMOS晶体管和PMOS晶体管的栅极材质通常为N型掺杂或p型掺杂的多晶硅。图1至图4为现有的一种CMOS器件的制造方法的各步骤相应的结构的剖面示意图。

如图1所示，在半导体衬底10中形成浅沟槽隔离11、P阱12a和N阱12b，所述P阱用于形成NMOS晶体管的导电沟道，所述N阱用于形成PMOS晶体管的导电沟道；所述浅沟槽隔离区11用于隔离所述P阱12a和N阱12b；在所述半导体衬底10上形成氧化层14；在所述氧化层14上沉积多晶硅层16。

如图2所示，在所述多晶硅层16上旋涂光刻胶，并图案化所述光刻胶层形成NMOS晶体管的栅极图案18a和PMOS晶体管的栅极图案18b。

如图3所示，刻蚀未被所述栅极图案18a和18b覆盖的多晶硅层16，形成NMOS晶体管栅极16a和PMOS晶体管的栅极16b，所述栅极16a和16b具有相同的厚度；继续刻蚀去除未被所述栅极16a和16b覆盖的氧化层14。

如图4所示，去除所述栅极图案18a和18b，在所述栅极16a的两侧形成侧墙20a，在所述栅极16b的两侧形成侧墙20b；通过离子注入在P阱12a中形成NMOS晶体管的源极22a和漏极22b，在所述N阱12b中形成PMOS晶体管的源极24a和漏极24b。

CMOS中的NMOS晶体管和PMOS晶体管的栅极还可以具有不同的厚度，例如，PMOS晶体管中的多晶硅的厚度小于NMOS晶体管中多晶硅的厚度。现有的一种方法中采用对PMOS晶体管的栅极多晶硅回刻的方法来减小PMOS晶体管的栅极厚度，如图5至图7所示的剖面示意图。

首先形成如图4所示的具有相同高度的栅极的CMOS器件，并在NMOS晶体管的源极22a和漏极22b，PMOS晶体管的源极24a和漏极24b上形成金属硅化物接触层(未示出)；

接着如图5所示，在所述具有CMOS器件的半导体衬底10上形成氧化硅层28，通过化学机械研磨使所述栅极16a和16b的顶部露出；

然后，如图6所示，在NMOS晶体管上覆盖光刻胶层26，刻蚀PMOS晶体管的多晶硅栅极16b，使其厚度减小；

如图7所示，去除所述光刻胶层26。

进一步的可在所述多晶硅栅极16a和16b上沉积金属钛或镍(未示出)，并通过退火形成金属硅化物。

上述多晶硅回刻的方法来减小PMOS栅极的厚度形成不同厚度栅极方法制造工艺较为复杂。

在专利号为US7192822B2和6166413的美国专利中，还可以发现更多与上述技术方案相关的信息。

发明内容

本发明提供一种半导体器件的制造方法，该方法制造不同厚度的栅极的工艺较为简单。

本发明提供的一种半导体器件的制造方法，包括：

提供具有第一区域和第二区域的半导体衬底；

在所述半导体衬底上形成多晶硅层；

减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度；

图形化所述第一区域和第二区域的多晶硅层，在所述第一区域形成第一栅极，在所述第二区域形成第二栅极。

可选的，所述减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括：

在所述第一区域的多晶硅层上形成覆盖层；

以所述覆盖层作为阻挡层，刻蚀所述第二区域的多晶硅层，使其厚度小于所述第一区域的多晶硅层厚度；

去除所述覆盖层。

可选的，所述减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括：

在所述第一区域的多晶硅层上形成覆盖层；

以所述覆盖层作为阻挡层，对所述第二区域的多晶硅层掺杂，形成比多晶硅层刻蚀速率快的掺杂多晶硅层；

去除所述覆盖层；

刻蚀去除第二区域的掺杂多晶硅层。

可选的，所述减小第二区域的多晶硅层厚度，使所述第二区域的多晶硅层厚度小于所述第一区域的多晶硅层厚度的步骤包括：

在所述第一区域的多晶硅层上形成覆盖层；