[发明专利]一种可减小N型掺杂栅极电阻的栅极侧墙制作方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种可减小N型掺杂栅极电阻的栅极侧墙制作方法。

背景技术

现有的栅极侧墙的制作方法首先在已生成有多晶硅栅极、源极和漏极的晶圆上制作由二氧化硅层、氮化硅层和又一二氧化硅层组成的绝缘介质层，然后对该绝缘介质层进行干法刻蚀，利用干法刻蚀的各向异性特性来去除水平方向上的绝缘介质层来形成侧墙图形，最后再对该绝缘介质层进行湿法刻蚀来形成栅极侧墙。

但是在完成上述湿法刻蚀步骤后，多晶硅栅极顶端的二氧化硅层厚度仍可达20埃以上。当在进行N型源漏区掺杂时，该厚度可达20埃的二氧化硅层将会对后续在多晶硅栅极和源漏极上进行的离子注入(如注入砷离子或磷离子)产生阻挡作用，如此会导致注入至栅极、漏极和源极中的离子数量减小，导致多晶硅栅的电阻会相应增大。通过上述工艺制成的N沟道MOS管的电性能就会受到不良影响，例如会造成MOS管反应速度慢、功耗增大等。

上述因二氧化硅层的厚度过厚而导致多晶硅栅极电阻过大的问题，虽可通过调节离子注入的参数来进行改善，但调节离子注入参数的过程非常麻烦；另外，即便调整了离子注入的参数而使离子注入后多晶硅栅极的电阻在正常范围，也很难确保此种参数下使N沟道MOS的其他参数处于正常范围。

发明内容

本发明的目的在于提供一种可减小N型掺杂栅极电阻的栅极侧墙制作方法，通过所述方法可避免多晶硅栅极电阻偏大而影响N沟道MOS性能。

本发明的目的是这样实现的：一种可减小N型掺杂栅极电阻的栅极侧墙制作方法，该方法首先在已生成有多晶硅栅极和有源区的晶圆上制作一绝缘介质层，然后对该绝缘介质层进行干法刻蚀来形成侧墙图形，最后对该绝缘介质层进行湿法刻蚀来形成栅极侧墙，其中，在对该绝缘介质层进行湿法刻蚀形成栅极侧墙时，该湿法刻蚀使多晶硅栅极和有源区顶端的绝缘介质层的厚度减小到10埃以下。

在上述的可减小N型掺杂栅极电阻的栅极侧墙制作方法中，该绝缘介质层从下至上依次包括第一二氧化硅层、氮化硅层以及第二二氧化硅层。

在上述的可减小N型掺杂栅极电阻的栅极侧墙制作方法中，该第一二氧化硅层的厚度为150埃。

在上述的可减小N型掺杂栅极电阻的栅极侧墙制作方法中，该氮化硅层的厚度为300埃。

在上述的可减小N型掺杂栅极电阻的栅极侧墙制作方法中，该第二二氧化硅层的厚度范围为600至1000埃。

在上述的可减小N型掺杂栅极电阻的栅极侧墙制作方法中，该湿法刻蚀通过氢氟酸溶液来实现。

在上述的可减小N型掺杂栅极电阻的栅极侧墙制作方法中，通过提高氢氟酸溶液的浓度或延长刻蚀时间来减小多晶硅栅极和有源区顶端的绝缘介质层的厚度。

与现有的湿法刻蚀后多晶硅栅极和有源区顶端仍有20埃的二氧化硅层相比，本发明的可减小N型掺杂栅极电阻的栅极侧墙制作方法，通过湿法刻蚀使二氧化硅层的厚度降至10埃以下，如此，可提高后续在多晶硅栅极和有源区上进行离子注入时注入的离子剂量，使多晶硅栅极的电阻也相应的降低，又可大大提升N沟道MOS的性能和良品率。

附图说明

本发明的可减小N型掺杂栅极电阻的栅极侧墙制作方法由以下的实施例及附图给出。

图1为本发明的可减小N型掺杂栅极电阻的栅极侧墙制作方法的实施例的流程图。

具体实施方式

以下将对本发明的可减小N型掺杂栅极电阻的栅极侧墙制作方法作进一步的详细描述。

如图1所示，本发明的可改善多晶硅栅极侧面轮廓的栅极侧墙制作方法首先进行步骤S10，在已生成有多晶硅栅极和有源区的晶圆上制作一绝缘介质层。在本实施例中，所述的有源区包括源极和漏极，所述的绝缘介质层从下至上依次包括第一二氧化硅层、氮化硅层以及第二二氧化硅层，其厚度分别为150埃、300埃和800埃。然后继续步骤S11。

在步骤S11中，对所述的绝缘介质层进行干法刻蚀来形成侧墙图形。在本实施例中，通过利用干法刻蚀的各向异性的特性来刻蚀掉所述的绝缘介质层的水平部分而形成侧墙图形。然后继续步骤S12。

在步骤S12中，对所述的绝缘介质层进行湿法刻蚀来形成栅极侧墙，所述的湿法刻蚀使所述的多晶硅栅极和有源区顶端的绝缘介质层的厚度减小到10埃以下。在本实施例中，湿法刻蚀通过氢氟酸溶液来实现，可通过提高氢氟酸溶液的浓度或延长刻蚀时间来确保多晶硅栅极顶端的绝缘介质层的厚度减小到10埃以下。

综上所述，本发明的可减小N型掺杂栅极电阻的栅极侧墙制作方法，通过湿法刻蚀使多晶硅栅极和有源区顶端的二氧化硅层的厚度降至10埃以下，如此，可提高后续在有源区上进行离子注入时注入的离子剂量，使多晶硅栅极的电阻也相应的降低，并可大大提升N沟道MOS的性能和良品率。