[发明专利]制备DRAM结构中的测试键结构的方法及相应结构

说明书

技术领域

本发明一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地说，本发明提供了一种制造用于动态随机访问存储器件(通常称为DRAM)的测试结构的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。

背景技术

集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。

日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路或芯片制造设备通常要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量，而每个晶圆上将具有一定数量的集成电路。因此，通过将集成电路的个体器件做得更小，可以在每个晶圆上制造更多的器件，这增加了制造设备的产出。把器件制备得更小非常有挑战性，因为集成制造过程中使用的每道工艺都有一个极限。换句话说，一个给定的工艺通常只能低到某一特征尺寸，之后要么需要改变工艺要么需要改变器件布图设计。此外，随着器件需要更快地设计，对于某些现有工艺和材料存在工艺限制。

这种工艺的示例是制造存储器件的测试结构。这样的测试结构包括电阻测量检查，但不限于此。尽管已经有了明显的改进，但是这种设计仍旧具有许多限制。仅仅作为示例，这些设计必须变得更小，但是在探测测量期间仍能提供准确的测试结果。此外，这些测试设计通常很难制造，并且一般需要复杂的制造工艺和结构。在本说明书尤其是在下文中将详细描述这样或那样的限制。

从上文可以看出，需要一种用于加工半导体器件的改进技术。

发明内容

根据本发明，提供了加工集成电路用以制造半导体器件的技术。更具体地说，本发明提供了一种制造用于动态随机访问存储器件(通常称为DRAM)的测试结构的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。

在一个具体实施例中，本发明提供了半导体晶圆。晶圆是半导体衬底，例如是硅晶圆。衬底包括形成于其上的多个集成电路芯片。位置线至少将第一组芯片与第二组芯片分隔开。在位置线的一部分上形成测试图案。测试图案包括衬底区的有源部分。第一接触结构耦合到有源区域的第一部分。第一接触结构包括耦合到第一金属线结构的第一着放栓(landingplug)结构。第二接触结构耦合到有源区域的第二部分。第二接触结构包括耦合到第二金属线结构的第二着放栓结构。多个MOS器件被形成在第一接触结构和第二接触结构之间。所述多个MOS器件中的第一MOS器件的源/漏极区耦合到着放栓结构。多个MOS器件中的第N MOS器件耦合到第二扩散区，其中N是大于1的整数。第二扩散区耦合到栓结构。第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。

在另一具体实施例中，本发明提供了在集成电路晶圆上制备测试结构的方法。该方法包括提供半导体衬底，例如硅晶圆。该方法包括在半导体衬底上形成多个集成电路芯片结构，并且同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个MOS器件。该方法包括形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件中的第一MOS器件，而第二接触结构耦合到多个MOS器件中的第NMOS器件，其中N是大于1的整数。第一MOS器件优选地通过编号从1至N的MOS器件的链结构(一个器件的源极耦合到另一器件的漏极)耦合到第N MOS器件，其中N是大于1的整数。

通过本发明，实现了许多优于传统技术的优点。例如，所给出的技术方便使用依赖于现有技术的工艺。在一些实施例中，所述方法在每个晶圆上的芯片方面提供了更高的器件产量。此外，该技术提供的工艺与传统工艺技术相兼容，不用对传统设备和工艺进行实质的修改。本发明优选地提供了用于0.13微米或更小设计规则的改进工艺。此外，本发明提供了具有改进的接触电阻特性的测试结构。即，改进的接触电阻源自在集成电路芯片中形成的类似结构。根据实施例，可以实现这些优点中的一个或多个。在本说明书特别是下文中，将详细描述这些以及其它优点。

参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。

附图说明

图1是根据本发明实施例的现有测试结构的简化横截面示图；

图2至图5是根据本发明实施例的现有测试结构的简化俯视图；以及