[发明专利]制备DRAM结构中的测试键结构的方法及相应结构

权利要求书

1.一种半导体晶圆，包括：

衬底；

在衬底上形成的多个集成电路芯片；

至少将第一组芯片与第二组芯片分隔开的位置线；

在位置线的一部分上形成的测试图案，测试图案包括：

衬底区的有源部分；

耦合到有源区域的第一部分的第一接触结构，第一接触结构包括耦合到第一金属线结构的第一着放栓结构；

耦合到有源区域的第二部分的第二接触结构，第二接触结构包括耦合到第二金属线结构的第二着放栓结构；

形成在第一接触结构和第二接触结构之间的多个MOS器件；

所述多个MOS器件中的第一MOS器件耦合到第一扩散区；以及

所述多个MOS器件中的第N MOS器件耦合到第二扩散区，其中N是大于1的整数；

其中第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。

2.如权利要求1所述的器件，其中测试图案是与集成电路芯片之一中的图案相同的图案。

3.如权利要求1所述的器件，其中第一接触结构耦合到第一探测焊盘。

4.如权利要求1所述的器件，其中第二接触结构耦合到第二探测焊盘。

5.如权利要求1所述的器件，其中测试图案是位置线上的多个测试图案之一。

6.如权利要求1所述的器件，其中集成电路芯片是存储器件。

7.如权利要求1所述的器件，其中集成电路芯片包括动态随机访问存储器芯片。

8.如权利要求1所述的器件，其中多个MOS器件的设计规则为0.13微米或更小。

9.如权利要求1所述的器件，其中测试结构提供第一接触结构和第二接触结构之间与阵列结构相似的电阻值的电阻测量。

10.如权利要求1所述的器件，其中有源区域的第一部分包括第一扩散区，并且有源区域的第二部分包括第二扩散区。

11.在集成电路晶圆上制备测试结构的方法，所述方法包括：

提供半导体衬底；

在半导体衬底上形成多个集成电路芯片结构；

同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个MOS器件；以及

形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件中的第一MOS器件，第二接触结构耦合到多个MOS器件中的第NMOS器件，其中N是大于1的整数。

12.如权利要求11所述的方法，其中多个MOS器件以及第一接触和第二接触形成测试结构。

13.如权利要求11所述的方法，还包括测量第一接触结构和第二接触结构之间的电阻值。

14.如权利要求11所述的方法，其中第一接触结构包括耦合到第一扩散区的第一栓结构。

15.如权利要求11所述的方法，其中第二接触结构包括耦合到第二扩散区的第二栓结构。

16.如权利要求11所述的方法，其中多个MOS器件包括形成于第一接触结构和第二接触结构之间的多个沟道区。

17.如权利要求11所述的方法，其中集成的路芯片结构包括动态随机访问存储器件。

18.如权利要求11所述的方法，还包括使用一对探测头来测量第一接触结构和第二接触结构之间的电阻值，每个探测头分别耦合到相应的第一接触结构和第二接触结构。

19.如权利要求11所述的方法，还包括形成耦合到第一接触结构的第一接合焊盘，以及形成耦合到第二接触结构的第二接合焊盘。