[发明专利]一种静电放电保护方法与电路

说明书

技术领域

本发明涉及一种与半导体产业中静电放电(electrostatic discharge，ESD)保护相关的技术，特别适用于开汲极输出(open drain output)与电源电压V_DD间的静电放电保护电路。

背景技术

半导体产业中，从集成电路(IC)的制造、封装乃至于系统的组装甚至在产品完成后，集成电路都难以避免地暴露在静电放电威胁的环境中，这当中包括人为使用(human body model，HBM)、机器放电(machine model，MM)、组件放电(charge-devicemodel，CDM)与电磁波感应(field-induced model，FIM)，都会产生比集成电路本身工作电压(operation voltage)要高几百几千倍的静电压。如此高静电压会在放电的瞬间产生极大的静电流烧毁内部电路，为此，如图1A所示，在主要的内部电路110对外连接端之间必需要作静电放电保护(ESD protection)，以确保当静电放电事件(ESDevent)发生时，该静电放电电流不会经过该主要内部电路而造成损毁。举例来说，若一内部电路110其对外有三个连接端：一为主要提供电源的电源电压端V_DD；二为低电压端V_SS(V_SS比之V_DD为相对低压，通常为接地电压)；以及第三个为输入输出端I/O。当静电放电事件发生时若无静电放电保护，该静电放电电流便会流经该内部电路至较低电位端因而造成该内部电路烧毁。所谓的静电放电保护，便是在每个该内部电路对外端与其低电压端V_SS(通常为接地端)之间作一短路(short)电路120，130，使该短路电路在正常工作电压(normal operation voltage)下不导通以维持正常运作，而在静电放电发生时发生短路以迅速导通该静电放电电流。

传统上，为了维持正常工作电压下不导通而高静电压时需导通的特性，通常是利用二极管或是PNP接面的逆向偏压(reverse bias)特性，只有在逆向偏压大于其穿透崩溃电压(punch through voltage)时才会穿透崩溃(punch through)分流静电放电电流；或是利用该输入输出端I/O的工作电压永远小于电源电压V_DD的特性，使用p通道金氧半场效晶体管(p-channel metal-oxide-semiconductor field effect transistor，PMOS)241在负闸极电压下打开的电洞通道，来分流该输入输出端I/O的工作电压与电源电压V_DD间的静电放电电流(参图1B)。

然而，使用穿透崩溃的方式例如：二极管串(diode string)或浮动闸极场区金氧半场效晶体管(floating-gate field n-channel metal-oxide-semiconductor field effecttransistor，floating-gate field NMOS)242来做静电放电保护140(参图1C)，并不能确切掌握其穿透崩溃时的电压值，因为半导体生产中杂质比率与PN接面平整率等等皆会影响穿透崩溃发生的电压值，如此，便不能保障在已知的工作电压范围内该静电放电保护能正常运作。而采用负闸极电压启动的PMOS静电放电保护241虽可掌握其保护的工作电压范围，不过却只能保护比电源电压V_DD小的输入输出端工作电压外的静电放电事件。

发明内容

本发明的一目的是提供一种静电放电保护方法与电路，以解决传统静电放电保护电路中，只能保护比电源电压V_DD小的输入输出端工作电压外的静电放电事件以及不能掌握穿透崩塌发生的电压值的限制。

本发明的另一目的是提供一种静电放电保护方法与电路，特别适用于半导体组件中常需的开汲极输出(open drain output)接脚(pin)的静电放电保护，使其接脚可接不同的提升电阻(pull-up resister)以改变不同的输出电压，而使该开关极的工作电压不像其它输入输出端I/O比该内部电路的电源电压V_DD小。