[发明专利]半导体装置

说明书

技术领域

本发明是有关于半导体装置及其制作方法，特别是有关于一种具有堆叠接触结构的半导体装置及其制作方法。

背景技术

在电子元件及半导体集成电路(IC)元件中，例如提供电性导电线的信号传送是一种必要的步骤。透过在必要位置的导电插塞连接不同层的导电线，以提供一预先决定的功能。在半导体制程持续不断的进步下，导致具有较佳构件及/或较高集成化程度的半导体装置。在包括多种不同构件的半导体装置之中，接触结构通常是在电路元件及/或内连线层间提供一电性连接。

一典型的接触结构，可以是在层间介电层(interleveldielectric；ILD)形成一接触孔，之后以例如钨的导电材料填充于上述接触孔之中，以形成钨接触插塞。然而，在典型的接触结构之中会产生较不利信号传送的高电阻。定义接触孔高度的方式，通过分离在半导体集成电路元件中例如基底及较高导线层的两层的层间介电层的高度。不幸地，当接触孔的宽度持续地缩小，而接触孔的高度却不能相对地缩小。因此，接触孔的高宽比(aspectratio)会持续增加，导致在金属填充的制程愈来愈困难。

因此，急需提供一种接触结构及其制作方法，以改善钨接触插塞的制程容许度及降低其接触电阻。

发明内容

有鉴于此，本发明提供一种半导体装置及其制作方法，此半导体装置具有一堆叠接触结构，其中堆叠接触结构是使用一相对较低电阻的第二接触插塞堆叠一相对较高电阻的第一接触插塞，以改善耦接的电阻/电容(电阻电容延迟)。

本发明的一目的，是提供具有一堆叠接触结构的半导体装置。此半导体装置包含，一栅极结构位于一半导体基底上。一源/漏极区域位于半导体基底之中，横向地邻接于栅极结构。一第一介电层形成于栅极结构及源/漏极区域的上方，且第一介电层具有一第一接触孔，其形成于上述栅极结构或源/漏极区域至少其中之一的上方。一第一接触插塞，是由一第一导电材料填充于该第一接触孔之中形成，且第一接触插塞电性耦接该栅极结构或该源/漏极区域至少其中之一。一第二介电层，位于该第一介电层及该第一接触插塞的上方，且第二介电层具有一第二接触孔，用以暴露该第一接触插塞。一第二接触插塞，是由一第二导电材料填充于该第二接触孔之中形成，且该第二接触插塞电性耦接该第一接触插塞。上述第二导电材料与第一导电材料为不同的材料，且该第二导电材料的电阻小于该第一导电材料的电阻。

本发明的另一目的是提供具有一堆叠接触结构的半导体装置，包含一栅极结构，位于一半导体基底上。一源/漏极区域，位于半导体基底之中，横向地邻接于栅极结构。一第一介电层，形成于该栅极结构及该源/漏极区域的上方，且第一介电层具有一第一接触孔，其形成于该栅极结构或源/漏极区域至少其中之一的上方。一钨插塞，形成于该第一接触孔之中，且电性耦接该栅极结构或该源/漏极区域。一第二介电层，位于第一介电层及该第一接触孔的上方，且第二介电层具有一第二接触孔，用以暴露该钨插塞。一铜插塞，形成于该第二接触孔之中，且电性耦接该钨插塞。一内连线结构，形成于该第二介电层上方，且电性耦接该铜插塞。

本发明所述的半导体装置，其中该第一导电材料包含钨或其合金。

本发明所述的半导体装置，其中该第二导电材料包含铜或其合金。

本发明所述的半导体装置，其中该第二介电层的介电常数等于或小于4.0。

本发明所述的半导体装置，更包含：一扩散阻障层，位于该第二接触孔的底部及侧壁，其中该扩散阻障层设置在该第二介电层与该第二接触插塞之间。

本发明所述的半导体装置，更包含：一蚀刻停止层，介于该第一介电层与该第二介电层之间，其中该第二接触孔穿过该第二介电层与该蚀刻停止层，以暴露该第一接触插塞的顶部。

本发明所述的半导体装置，更包含：一金属硅化层，分别地形成于该栅极结构及该源/漏极区域的上方，其中该第一接触孔暴露该栅极结构上的该金属硅化层或该源/漏极区域上的该金属硅化层至少其中之一；以及一接触孔蚀刻停止层，介于该第一介电层及该金属硅化层之间，其中该第一接触孔穿过该第一介电层及该接触孔蚀刻停止层，以暴露该金属硅化层。

本发明所述的半导体装置，其中该第二接触孔是一单镶嵌式开口或一双镶嵌式开口。

本发明所述的半导体装置，其中该第二接触孔的宽度是等于或大于该第一接触孔的宽度。

本发明所述的半导体装置，其中该第一接触孔的深度小于1.5倍的栅极结构高度。

本发明所述的半导体装置，可降低堆叠接触结构的有效接触电阻，改善耦接的电阻电容。

附图说明