[发明专利]用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构

说明书

技术领域

【0001】本发明涉及可编程逻辑器件集成电路和大体类似的电路系 统，本文将它们都统称为可编程逻辑器件或PLD。更具体地，本发明 涉及用于PLD上的高速串行数据收发器电路系统。

背景技术

【0002】PLD是相对通用的器件，其被设计成能够满足广泛的需求。 利用高速串行数据通信在构成各种系统的器件之间进行信息交换正方 兴未艾。有许多可能的用于这种高速串行通信的“协议”。这些协议 中的一些可能是工业标准协议。其他的协议可能是为特定系统定制的。 一个具体协议包括的内容例如有：如何格式化数据；一起使用多少个 信道以提供总的通信链路；信道以什么速度(串行数据率或比特率) 工作；如果采用多个信道来提供一个链路，那么信道间可存在多少时 滞(差值延迟)等等。就速度而言，总是希望更快的通信。例如，现 在通常采用的速度可高达6Gbps(吉比特每秒)，而预期的或正开始 使用的速度可高达10-12Gbps。

【0003】设计一种能支持宽范围的可能的串行数据通信速度的PLD是 一个相当大的挑战，这些可能的串行数据通信速度包括上面提到的范 围的上限速度。

发明内容

【0004】根据本发明，在PLD上的串行数据接收器的电路系统可包括 适于以高达第一较低最大串行比特率的数据率工作的接收器电路系统 的多个信道，以及适于以高达第二较高最大串行比特率的数据率工作 的接收器电路系统的至少一个另外的信道。所述电路系统进一步包括 至少一个锁相环电路(PLL)，该锁相环电路适于以高达第一较低最大 频率提供用于所述第一接收器信道的时钟信号。电路系统还包括至少 一个另外的PLL电路，该PLL电路适于以高达第二较高最大频率提供 用于所述第二接收器信道的时钟信号。如果所述第二PLL电路工作于 所述第一接收器信道的工作范围内的一个频率，则所述第二PLL电路 也能够被所述第一接收器信道使用。所述第二PLL电路优选具有到所 述第二接收器信道的专用连接或连线。

【0005】这两种接收器信道的每一种优选包括其他的电路系统，通常 需要这些电路系统处理在该种信道中将会出现的数据信号。例如，较 低速度的信道可包括10比特到8比特的解码器电路系统，但没有66 比特到64比特的解码器电路系统；而较高速度的信道可包括66比特 到64比特的解码器电路系统，但没有10比特到8比特的解码器电路 系统。

【0006】每个接收器信道还可包括关联的发射器电路系统，以致每个 信道实际上可是一个收发器信道。与接收器电路系统关联的发射器电 路系统(如果有的话)优选具有可与关联的接收器电路系统比较或相 当的速度特性和其他性能。

【0007】根据附图和下面的详细描述，本发明的进一步特征以及它的 性质和各种优点将变得更加明显。

附图说明

【0008】图1是根据本发明的电路系统的一个说明性实施例的简化示 意框图。

【0009】图2是一个简化示意框图，其根据本发明更详细地示出了图1 的一部分。

【0010】图3是一个简化示意框图，其根据本发明示出了怎样可选地 为图1的代表性部分增加更多的电路系统。

具体实施方式

【0011】图1示出了根据本发明的说明性电路系统，其根本上是一种 串行数据接收器电路系统。本领域技术人员应当理解，这个电路系统 还可包括串行数据发射器电路系统，或与串行数据发射器电路系统一 起使用，这样组合的接收器和发射器电路系统就构成了收发器的电路 系统。在本说明书中，后面将更详细地考虑这一可能性，包括结合图3。 所有图1所示的都是PLD集成电路10的一部分。

【0012】图1所示的电路系统包括PLD核心20，其通常是大多数PLD 的主要部分。PLD核心20包括通用可编程逻辑、可编程互联以及PLD 的其他相对通用的电路系统。图1还显示了PLD的一些物理编码子层 (PCS)的电路系统40和一些物理媒介访问(PMA)层的电路系统30。 所述的电路系统30和40可以只是PLD 10可包括的更多此类电路系统 的一个代表性部分。