[发明专利]用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构

权利要求书

1.可编程逻辑器件上的串行数据接收器电路系统，包括：

接收器电路系统的多个第一信道，每个所述第一信道适于接收的 串行数据信号具有高达第一最大比特率的串行比特率；

接收器电路系统的一个第二信道，其适于接收的串行数据信号具 有高达第二最大比特率的串行比特率，其中所述第二最大比特率高于 所述第一最大比特率；

时钟倍增电路系统，其包括多个第一锁相环电路，每个所述第一 锁相环电路能够提供由任一工作于高达所述第一最大比特率的比特率 的信道使用的时钟信号；

第二锁相环电路，所述电路能够提供适于由任一工作于高达所述 第二最大比特率的比特率的信道使用的时钟信号；

用于将所述第一和第二锁相环电路提供的时钟信号分配给所述多 个第一信道的电路系统；和

专门将所述第二锁相环电路提供的时钟信号传送到所述第二信道 的电路系统。

2.根据权利要求1所述的电路系统，其中所述第一最大比特率为 约6Gbps。

3.根据权利要求1所述的电路系统，其中所述第二最大比特率为 约10Gbps。

4.根据权利要求1所述的电路系统，其中所述多个第一信道的每 个包括时钟和数据恢复电路系统。

5.根据权利要求1所述的电路系统，其中所述第二信道包括时钟 和数据恢复电路系统。

6.根据权利要求1所述的电路系统，其中所述多个第一信道的每 个包括10比特到8比特解码器电路系统。

7.根据权利要求1所述的电路系统，其中所述第二信道包括66 比特到64比特解码器电路系统。

8.根据权利要求7所述的电路系统，其中所述第一信道都不包括 66比特到64比特解码器电路系统。

9.一种可编程逻辑器件，包括：

收发器电路系统的多个信道，其包括至少一个第一信道和至少一 个第二信道，所述第一信道适于具有高达第一最大比特率的多个不同 串行比特率之一的串行数据信号操作，所述第二信道适于具有高达第 二最大比特率的多个不同串行比特率之一的串行数据信号操作，其中 所述第二最大比特率高于所述第一最大比特率；

至少一个第一锁相环电路，其用于提供具有高达第一最大频率的 多个不同频率之一的第一时钟信号，其中所述第一时钟信号适用于支 持所述至少一个第一信道的操作；

第二锁相环电路，其用于提供具有高达第二最大频率的多个不同 频率之一的第二时钟信号，其中所述第二时钟信号适用于支持所述第 二信道的操作；和

电路系统，其用于选择所述第一时钟信号或所述第二时钟信号供 所述至少一个第一信道使用。

10.根据权利要求9所述的可编程逻辑器件，进一步包括：

专用连接，其用于将所述第二时钟信号从所述第二锁相环电路施 加到所述第二信道上。

11.根据权利要求10所述的可编程逻辑器件，其中选择所述第一 时钟信号或所述第二时钟信号供所述至少一个第一信道使用的所述电 路系统可操作用于通过可编程控制的连接选择所述第一时钟信号或所 述第二时钟信号供每个所述第一信道使用。

12.根据权利要求10所述的可编程逻辑器件，其中所述至少一个 第一锁相环电路的每个提供所述第一时钟信号中各自的一个；且其中 所述电路系统选择所述第一时钟信号或所述第二时钟信号中的任一个 供所述至少一个第一信道使用。

13.根据权利要求9所述的可编程逻辑器件，其中所述至少一个第 一信道和所述至少一个第二信道中的每个包括时钟和数据恢复电路系 统。

14.根据权利要求9所述的可编程逻辑器件，其中所述至少一个第 一信道和所述至少一个第二信道中的每个包括串行器电路系统。