[发明专利]一种应用于亚微米集成电路的肖特基二极管及其制造方法

说明书

技术领域

本发明涉及一种集成电路元件，特别是一种应用于亚微米集成电路的肖特基二极管及其制造方法。

背景技术

在亚微米(sub-micro)工艺中，集成电路(IC)通常采用金属钨栓塞(W-Plug)接触窗和化学机械抛光工艺(Chemical Mechanical PolishingProcess，以下简称CMP process)制造，这种制造方法使得肖特基二极管(Schottky diode)与金属氧化物半导体(Metal-oxide semiconductor，以下简称MOS)工艺不易集成生产。然而若直接将金属钨栓塞接触窗与半导体层直接接触形成肖特基二极管，其效能将不符MOS工艺的需求。

发明内容

本发明的目的是提供一种应用于亚微米集成电路，且能与MOS工艺集成生产的肖特基二极管以及这种肖特基二极管的制造方法。

鉴于上述目的，本发明提出一种应用于亚微米集成电路的肖特基二极管，包含基片，半导体层，金属氧化物半导体栅介电质，阻障层，金属氧化物半导体栅，内连线材质；上述介电质、上述阻障层与上述内连线材质依从下至上的顺序排列，上述阻障层存在于上述金属氧化物半导体栅介电质同上述内连线材质的夹层中，上述半导体层与上述内连线材质直接接触，中间不存在阻障层；

上述金属氧化物半导体栅与上述内连线材质相接触。

上述阻障层还存在于上述金属氧化物半导体栅同上述内连线材质的夹层中。上述与金属氧化物半导体栅相同材质的材料中，存在不对称的间隔层结构。上述半导体层包括高浓度掺杂质和低浓度掺杂质。上述金属氧化物半导体栅中，其底部半导体层中的高浓度掺杂质与浅槽隔离结构相接触。上述肖特基二极管还包含接触窗，位于上述金属氧化物半导体栅介电质内部，接触窗可以采用公知的集成电路用接触窗结构。上述亚微米集成电路采用金属钨栓塞接触窗或化学机械抛光工艺生产。

本发明还提出一种如上述的应用于亚微米集成电路的肖特基二极管的制造方法，其至少包含下列步骤：第一步，在上述基片上限定和打开肖特基二极管连接区域；第二步，在上述基片上沉积阻障层；第三步，去除上述基片上肖特基二极管连接区域的阻障层；第四步，在上述基片上沉积内连接材质；第五步，对上述基片进行连接，限定和蚀刻操作，形成肖特基二极管。

本发明的优点是这种应用于亚微米集成电路的肖特基二极管以及这种肖特基二极管的制造方法，不仅可以满足MOS工艺需求，而且适用于亚微米集成电路的集成生产。

为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1表示已经过金属钨栓塞接触窗或化学机械抛光工艺之后的基片。

图2为本发明一实施例的在基片上限定和打开肖特基二极管连接区域的示意图。

图3为本发明一实施例的在基片上沉积阻障层示意图。

图4为本发明一实施例的去除基片上肖特基二极管连接区域的阻障层的示意图。

图5为本发明一实施例的在基片上沉积内连接材质的示意图。

图6为本发明一实施例的对基片进行连接，限定和蚀刻操作，形成肖特基二极管的示意图。

具体实施方式

图1为一种公知的进行了钨栓塞金属接触窗或化学机械抛光工艺之后的基片示意图。11、19表示金属氧化物半导体栅介电质，12、14表示金属氧化物半导体栅，13表示间隔层，位于与金属氧化物半导体栅相同材质的材料周围，15表示接触窗，其可以是金属钨栓塞接触窗，16表示浅槽隔离结构，17表示半导体层，其包含高浓度掺杂质和低浓度掺杂质，18表示阱。

图2至图5分别为本发明一较佳实施例中的一种应用于亚微米集成电路的肖特基二极管的制造方法的示意图，图2为在基片上限定和打开肖特基二极管连接区域之后的示意图，表示在准备形成肖特基二极管的部位去除基片的金属氧化物半导体栅介电质11。

图3为在基片上沉积阻障层31的示意图，表示在该基片上方沉积一层较薄的阻障层31。

图4为去除基片上肖特基二极管连接区域的阻障层31的示意图，表示将上述准备形成肖特基二极管的部位的阻障层31去除。

图5为在基片上沉积内连接材质51的示意图，表示在该基片上方沉积一层内连接材质51。

图6为对基片进行连接，限定和蚀刻操作，形成肖特基二极管的示意图，表示去除部分内连接材质51和阻障层31以最终形成本发明的肖特基二极管。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。