[发明专利]不同浮点格式的浮点加法

说明书

技术领域

一般来说，本公开涉及电子领域。更具体来说，本发明的一个实 施例涉及用于在计算机系统中执行浮点加法的技术。

背景技术

在对实数执行算术运算时，数值的浮点表示可用来提供效率。根 据精度要求，可利用不同的浮点表示格式。例如，可将实数表示为单 精度浮点数、双精度浮点数或扩展双精度浮点数。为了提高计算效率， 一些处理器或计算机系统可包括一个以上浮点加法器以便对具有不同 浮点格式的数值进行运算。具有用于不同浮点格式的不同浮点加法器 会导致在处理器上耗用更多管芯面积以及附加功率。

附图说明

参照附图来提供详细描述。附图中，附图标记最左边的数字标识 首次出现该附图标记的附图。不同附图中使用相同的附图标记来表示 相似或相同的项。

图1、图8和图9示出可用来实现本文论述的各种实施例的计算 系统的实施例的框图。

图2示出根据本发明的一个实施例的处理器核的部分的框图。

图3a-b和图4示出根据本发明的各种实施例的浮点加法器的部分 的框图。

图5和图6示出根据本发明的各种实施例的操作数格式。

图7示出根据本发明的一个实施例的方法的一个实施例的流程 图。

具体实施方式

在以下描述中，阐明大量具体细节，以便提供对各种实施例的透 彻了解。但是，即使没有这些具体细节，也可实施一些实施例。在其 它情况下，没有详细描述众所周知的方法、过程、组件和电路，以免 影响对具体实施例的理解。可使用诸如集成半导体电路(“硬件”)、 组织成一个或多个程序的计算机可读指令(“软件”)或者硬件和软件 的某种组合的各种方式来执行本发明的实施例的各个方面。出于本公 开的目的，提到“逻辑”时应表示硬件、软件或者它们的某种组合。

本文论述的一些实施例可提供用于将浮点数相加的有效机制。在 一个实施例中，加法和/或减法可使用相同的逻辑。例如，相反符号的 浮点数的加法可对应于减法运算。另外，在一个实施例中，用不同的 浮点表示格式表示的浮点数(例如，单精度、双精度和/或扩展双精度浮 点数)的加法(和/或减法)可使用相同的浮点加法器逻辑。此外，这样一 种浮点加法器可在处理器核(例如，参照图1-9论述的处理器核)中使 用。更具体来说，图1示出根据本发明的一个实施例的计算系统100 的框图。系统100可包括一个或多个处理器102-1至102-N(本文中一 般称作“处理器102”)。处理器102可经由互连或总线104进行通信。 每个处理器都可包括各种组件，为了清楚起见，仅参照处理器102-1 来论述其中一些组件。因此，其余每个处理器102-2至102-N可包括 与参照处理器102-1论述的组件相同或相似的组件。

在一个实施例中，处理器102-1可包括一个或多个处理器核106-1 至106-M(本文中称作“核106”)、高速缓存108(在各种实施例中，它 可以是共享高速缓存或专用高速缓存)和/或路由器110。处理器核106 可在单个集成电路(IC)芯片上实现。另外，该芯片可包括一个或多个 共享和/或专用高速缓存(例如高速缓存108)、总线或互连(例如总线或 互连112)、存储器控制器(例如，参照图8和图9论述的存储器控制器) 或其它组件。

在一个实施例中，路由器110可用于在处理器102-1和/或系统100 的各个组件之间进行通信。另外，处理器102-1可包括一个以上路由 器110。另外，这些路由器(110)可进行通信，以便使得能够在处理器 102-1的内部或外部的各个组件之间路由数据。

高速缓存108可存储供处理器102-1的一个或多个组件(如核106) 使用的数据(例如，包括指令)。例如，高速缓存108可本地缓存存储在 存储器114中的数据，以便由处理器102的组件进行更快速的访问。 如图1所示，存储器114可经由互连104与处理器102进行通信。在 一个实施例中，高速缓存108(可以被共享)可包括中间级高速缓存和/ 或最后一级高速缓存(LLC)。并且，每个核106还可包括1级(L1)高速 缓存(116-1)(本文中一般称作“L1高速缓存116”)。处理器102-1的各 个组件可直接、或通过总线(例如总线112)和/或存储器控制器或集线 器来与高速缓存108进行通信。