[发明专利]电感器的制造方法

说明书

技术领域

本发明涉及便携电话等使用的电感器的制造方法。

背景技术

以往，作为这种电感器的制造方法，有例如专利文献1和专利文献2揭示的技术。

这种已有制造方法中，将PET(二甲酯)膜或空基片用作基底基体材料，在此基底基体材料上印刷感光绝缘糊。然后，对此感光绝缘糊进行曝光(按照需要添加显像)和烘干，从而形成绝缘膜。此后，在此绝缘层上印刷感光导体糊，进行曝光、显像(按照需要添加曝光)和烘干，从而形成导体图案。接着，在导体图案上印刷感光绝缘糊，进行曝光、显像(按照需要添加曝光)和烘干，从而形成绝缘层和通路孔。其后，交替叠积导体图案、带通孔的绝缘层，从而形成叠层体。接着，将此叠层体划分成所希望芯片规模，形成小芯片。然后，从芯片去除基底基体材料，并对芯片进行烧结。此后，在各芯片的两个端部形成外部电极后，对外部电极部分实施电镀，从而完成片状电感器。

专利文献1：日本国特开平11-204336号公报

专利文献2：日本国特开2005-109097号公报

然而，上述已有制造方法存在如下问题。

图21已有电感器的外观图，图22是示出电感器运送时的状态的概略剖视图。

如图21所示，已有制造方法中，形成电感器100的芯片100A后，在芯片100A的两端形成外部电极111、112，所以不能充分确保芯片100A的容积。例如制造规定规模0603(纵0.6毫米(mm)、横0.3毫米、高0.3毫米)的电感器的情况下，将烧结后的芯片100A的规模设定为纵0.56毫米、横0.26毫米、高0.26毫米，在此芯片100A的两端形成外部电极111、112，从而得到规定规模0603。因此，芯片100A的规模变小，对内部形成的线圈等的大小施加限制，不能得到足够大的电感值。

又，如图22所示，芯片100A的表面和外部电极111、112产生外部电极厚度份额的阶梯差，所以安装微小电感器100时产生不便。即，如图22的虚线所示，电感器100的规模远大于运送用吸嘴200的口径时，即使芯片100A表面与外部电极111、112之间产生阶梯差，也不发生空气泄漏，所以吸嘴200牢固地吸着电感器100，能运送到希望的安装处。然而，随着电感器的微小化，运送规定规模0603这样微小的电感器100的情况下，如实线所示，吸嘴200横跨外部电极111、112，使吸嘴200与芯片100A的表面之间产生间隙，发生空气泄漏。因此，吸嘴200不能牢固地吸着电感器100，可能发生使其在运送中途掉下或将电感器100装到偏离所希望安装处的位置的事态。

本发明是为解决上述课题而完成的，其目的在于提供一种形成划分前的叠层体时也形成外部电极从而能有效利用芯片容积并防止安装时不便的电感器的制造方法。

发明内容

为了解决上述课题，本发明第1方面是一种电感器的制造方法，具备：形成具有多块包含内包于绝缘层的卷绕体、以及连接该卷绕体的两端并从绝缘层露出的一对外部电极的芯片的叠层体用的叠层工序；将叠层工序中形成的叠层体划分成各芯片用的划分工序；以及烧结划分工序中形成的各芯片用的烧结工序，其中，叠层工序具有以下过程：用导体糊并利用印刷法或光刻制版法，在绝缘层上形成卷绕体用的导体图案，同时在该绝缘层的边部上形成外部电极用的外部电极图案的第1过程；以及用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有窥视导体图案的通路孔和与外部电极相连的切口部的绝缘层的第2过程，通过重复这些第1和第2过程，形成包含由导体图案和通路孔构成的卷绕体、以及由外部电极图案和填充在切口部的导体构成的一对外部电极的多块芯片。

根据此组成，叠层工序形成具有多块包含内包于绝缘层的卷绕体和一对外部电极的芯片的叠层体。具体而言，第1过程中，用导体糊并利用印刷法或光刻制版法，在绝缘层上形成卷绕体用的导体图案，同时在该绝缘层的边部上形成外部电极用的外部电极图案。第2过程中，用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有窥视导体图案的通路孔和与外部电极相连的切口部的绝缘层。而且，通过重复这些第1和第2过程，形成包含由导体图案和通路孔构成的卷绕体以及由外部电极图案和填充在切口部的导体构成的一对外部电极的多块芯片。接着，由划分工序将叠层体划分成各芯片后，在烧结工序烧结各芯片。