[发明专利]用于控制抛光选择性的辅助剂以及包含该辅助剂的化学机械抛光浆料

说明书

技术领域

本发明涉及一种用于控制抛光选择性的辅助剂以及包含该辅助剂的CMP(化学机械抛光)浆料。 

背景技术

随着微电子器件持续具有较大的集成规模，用于制备这样的微电子器件的平坦化处理已经变得越来越重要。作为尽力获得超大规模集成微电子器件的一部分，通常已经将多重互连技术和多层堆叠技术用于半导体晶片。但是，在实施上述技术中的一种后出现的非平坦化引起了许多问题。因此，平坦化处理被应用于微电子器件制备过程中的多种步骤中，从而使晶片表面的不规则性最小化。 

这些平坦化技术中的一种为CMP(化学机械抛光)。在CMP处理的过程中，将相对于晶片表面旋转的抛光垫片压在晶片表面上，并在抛光处理过程中向抛光垫片上加入被称为CMP浆料的化学试剂。这样的CMP技术通过化学和物理作用实现了晶片表面的平坦化。换言之，CMP技术通过将晶片表面压在相对于其表面旋转的抛光垫片上并通过同时向具有图形的晶片表面提供化学活性浆料而实现了晶片表面的平坦化。 

STI(浅沟槽隔离)是应用CMP技术的一种实施方案。最近开发出STI法，从而解决了在常规LOCOS(局部硅氧化法)过程中出现的问题并使芯片间电绝缘。这是因为当最小线宽标准变得更加严格达到0.13μm或更低的程度时，常规的LOCOS法引起所谓的鸟喙现象(Bird′s Beak phenomenon)的问题。在STI技术中，形成了相对浅的沟槽，并且在晶片表面将这样的沟槽用于形成用来分隔有源区(active region)的场效应区(field region)。 

如图1中所示，在STI法中，在半导体晶片上依次形成垫片二氧化硅(SiO₂)层101和氮化硅(SiN)层102。接着，在SiN层102上形成光刻胶图形。然后，通过采用上述光刻胶图形作为掩膜，部分蚀刻SiN层102、垫片二氧化硅层101和半导体晶片100，从而形成多个沟槽103。 

此外，为形成场效应区，通过LPCVD(低压化学气相沉积)、PECVD(等离子体增强化学气相沉积)或HDPCVD(高密度等离子体化学气相沉积)技术沉积绝缘二氧化硅层104，从而用层104填充沟槽103并且用层104覆盖SiN层102的表面。 

随后，抛光绝缘二氧化硅层104直到暴露出SiN层102为止。此外，通过蚀刻法去除位于两个邻近的有源区之间的SiN层102以及垫片二氧化硅层101。最终，在半导体晶片的表面上形成栅二氧化硅层(gate siliconoxide layer)105。 

在本文中，在用于去除绝缘二氧化硅层104的CMP处理过程中，由于其不同的化学和物理性质，绝缘二氧化硅层104和SiN层102显现出不同的去除速度。 

绝缘二氧化硅层的去除速度与氮化硅层的去除速度的比值被称为CMP浆料的选择性。 

随着CMP浆料的选择性的降低，由该浆料去除的SiN层的量会增加。优选不去除SiN层。换言之，优选绝缘二氧化硅层与SiN层之间的选择性高于30∶1。但是，常规的CMP浆料具有较低的绝缘二氧化硅层与SiN 层之间的抛光选择性，其大约为4∶1。因此，在实际的CMP处理中，SiN层被抛光的程度超出了可接受的范围。 

结果，在CMP处理过程中，可以根据晶片上的位置非均匀地除去SiN层图形。因此，SiN层相对于整个晶片具有不同的厚度。特别是，在半导体晶片同时具有高度密集的图形和稀疏的图形的情况下，这是一个严重的问题。 

由于上述问题，具有场效应区的最终结构在有源区和场效应区之间存在水平面的差异，从而导致用于制备半导体器件的后续步骤的余地变小，并使晶体管和器件的质量下降。简言之，常规的CMP处理法存在的问题是：即使通过CMP处理除去氧化物层之后，也无法获得具有均匀厚度的SiN层图形。 

为解决上述问题，近来已经进行了许多尝试以开发一种能够控制绝缘二氧化硅层的去除速度使其高于SiN层的抛光速度的浆料组合物。例如，在美国专利No.5,614,444；日本早期公开专利No.1998-106988、1998-154672、1998-270401、2001-37951、2001-35820和2001-319900；以及韩国早期公开专利No.2001-108048、2002-0015697、2003-0039999、2004-0057653、2004-0013299和2003-0039999中均公开了这样的浆料组合物。