[发明专利]时分复用动态片内端接

说明书

技术领域

本发明的实施例总体上涉及集成电路领域，更具体而言，涉及用于时分复用片内端接的系统、方法和设备。

背景技术

诸如存储器件等的集成电路的工作频率逐渐地提高。为了利用这些高频率，将计算系统设计成以相当的频率沿着它们的总线以及在系统组件之间传输信号。

在系统组件之间(例如在集成电路之间)以高频发送和接收数据时可能会遇到一些困难。总线的行为类似于传输线，其中阻抗失配会导致信号反射和干涉效应。可以利用端接电阻，通过匹配阻抗来使信号反射最小化，从而在互连上保持信号质量。

诸如双倍数据速率(DDR)动态随机存取存储器件(DRAM)等的常规存储系统通常具有多点下传(multi-drop)总线架构，用位于母板上的电阻器来端接该总线架构。在其他常规存储系统中，端接电阻位于集成电路上。

“片内端接(ODT)”一词是指位于集成电路上的端接电阻器。在初始化计算系统的时候设置ODT的值。在初始化之后，可以用初始化期间设置的值来激活或去活ODT。

附图说明

在附图中以举例的方式而非限制的方式示出了本发明的实施例，在附图中类似的附图标记表示相似的元件。

图1为示出了根据本发明实施例所实现的计算系统的选定方面的示意性方框图；

图2为示出了根据本发明实施例所实现的计算系统的选定方面的方框图；

图3为示出了根据本发明实施例的片内端接(ODT)激活和ODT值选择的选定方面的时序图；

图4A为根据本发明实施例的ODT控制逻辑的选定方面的图表；

图4B为示出了根据本发明实施例的ODT控制逻辑的备选范例的选定方面的图表；

图5为示出了根据本发明实施例的存储系统内的平衡端接的选定方面的方框图；

图6为示出了从根据本发明实施例所实现的具有ODT的存储器件读取的方法的选定方面的流程图；

图7为示出了向根据本发明实施例所实现的具有ODT的存储器件写入的方法的选定方面的流程图；

图8A和图8B为示出了计算系统的选定方面的方框图。

具体实施方式

本发明的实施例总体上涉及用于时分复用动态片内端接的系统、方法和设备。在实施例中，集成电路在第一时钟期间在其ODT管脚处接收片内端接(ODT)激活信号。集成电路还在第二时钟期间在其ODT管脚上接收ODT值选择信号。在一实施例中，集成电路在限定的时间段内防止ODT激活信号的状态复位，从而实现ODT管脚上的信号的复用。

图1为示出了根据本发明实施例所实现的计算系统的选定方面的示意性方框图。计算系统100包括控制器102和两个存储器通道104。控制器102可以是适于至少部分地控制处理器(未示出)和一个或多个集成电路(例如存储器件)之间的信息传输的任何类型的控制器。在一些实施例中，控制器102为存储器控制器。控制器102包括片内端接(ODT)控制逻辑106。如下文进一步所述，在实施例中，ODT控制逻辑106为系统100中的一个或多个集成电路确定适当的ODT值。

存储器通道104包括存储器模块110，每个存储器模块例如具有两列存储器件(例如，每边一个)。存储器模块110可以是基于印刷电路板的，该印刷电路板沿一个边的两侧都具有金手指，以便生成可以插入到承载了系统的其他组件的另一电路板上的连接器中的双列直插存储器模块(DIMM)。模块110中组装有存储器件112。存储器件可以是商用型动态随机存取存储器(DRAM)，例如双倍数据速率(DDR)DRAM。在实施例中，每个模块110包括两列(例如模块的每侧上有一列)。寄存器114可以为相应的列接收和存储信息。

在实施例中，经由互连116将控制器102与模块110耦合。互连116可以包括任意数量的数据线、地址线、芯片选择线和/或其他线。此外，经由片内端接(ODT)线120将存储器控制器102与每列存储器件耦合。在实施例中，ODT线120为存储器件112提供ODT激活信号。ODT激活信号是指为集成电路或一组集成电路激活ODT的信号。如下文进一步所述，ODT线120还可以为存储器件112提供ODT值选择信号。ODT值选择信号是指标示期望的ODT值的信号。在一些实施例中，ODT激活信号为存储器件112的整列激活ODT。类似地，在一些实施例中，ODT值选择信号为存储器件112的整列选择ODT值。在这样的实施例中，可以将用于列内存储器件的ODT管脚以菊链方式连接到一起，从而将同样的ODT信号(例如ODT激活信号和ODT值选择信号)路由到列内的存储器件。