[发明专利]掺杂剂区重叠中的对齐标记

说明书

技术领域

本发明涉及集成电路的一般制作。更特定来说，本发明是用于掩模对准的对齐标记及以半导体工艺制作所述标记的方法。

背景技术

在集成电路生产中，层间对准和制作掩模的对齐是关键的。将一个掩模层和另一掩模层对准或将掩模层和先前涂敷的掺杂剂对准对有源装置的制作或对电属性(例如，绝缘能力、阈值参数或击穿电压)常常是关键的。制作步骤序列的未对准可能意味着装置不合乎规格或不可操作。装置在生产中的产量和特性数可显著地变化，从而导致大量的成本结果。

通常，半导体晶圆片上的装置部点将在切口或划线区域内具有对准或对齐标记。这些对齐标记允许自动或手动调节的光学设备(例如，掩模对准工具)将掩模层和电路小片部点对齐。在掩模对准中存在许多相互依赖，包含跨越掩模表面的特征中缺少“偏心(run-out)”(非线性度)以及掩模相对于电路小片表面的准确平面度。为了准确地表现电路小片区域中间的特征，必须在相当大的距离上将这些量的变化保持在最小。

为满足规格且按打算执行，某些技术要求将装置尺寸严格地定位。装置性能参数(例如，击穿电压、阈值电压及电绝缘能力)严格依据某些集成电路技术(例如，高电压MOS(HVMOS)、DMOS及BCDMOS(双极CMOS-DMOS))中的制作层间对齐。这些技术严格依赖于制作对准以具有足够的电性能特性和产量。

例如，在DMOS工艺中，漏极到源极击穿电压(BVDSS)和“通道上电阻”(RDS(ON))随层间对齐中的变化直接地变化。需要一种允许掩模对准和关键层的对齐在电路小片部点框架或电路小片部点本身中完成的方法和结构。

发明内容

双阱集成电路工艺是使用两个掺杂剂区的重叠来制造的。在所述重叠区中，通过进一步蚀刻穿透保护层和第一掺杂剂窗口处的半导体衬底的上层来制作对齐标记。在蚀刻之后，涂敷钝化层。所述第一掺杂剂窗口是第一阱的掺杂步骤和对最上保护层的第一蚀刻的人工制品。所述重叠区由两种掺杂剂形成。改进的对准能力提供对依据拓扑对齐的关键装置电操作参数的相称增强。制作对齐标记不需要额外的掩模，且不会发生像用氧化物层制造对齐标记一样的附加拓扑聚集。避免额外氧化物制作的能力意味着晶圆片保持平坦，这将增强使用平坦表面执行接续制作步骤的能力。

附图说明

图1-8是以半导体工艺形成对齐标记的例示性剖面图。

图9是以半导体工艺制作本发明的对齐标记的例示性工序流程图。

具体实施方式

参见图1，双阱工艺100的例示性起始剖面开始于定位在半导体衬底105顶部的氧化物绝缘层110。在氧化物绝缘层110上方产生绝缘体上硅层115的连续层。

在特定的例示性实施例中，氧化物绝缘层110是从3000到20000埃()范围内的二氧化硅(SiO₂)。例如，如果衬底105是硅，则氧化物绝缘层110热生长在半导体衬底105的顶部。将绝缘体上硅层115制作到氧化物绝缘层110顶部上，厚度范围介于0.2微米到20微米(μm)之间。第一氧化物层120是热生长在绝缘体上硅层110上的厚100的衬垫氧化物。在第一氧化物层120上涂敷厚200的氮化硅(SiN)以形成氮化硅层125。在氮化硅层125上，通过高密度电浆化学气相沉积(HDP-CVD)产生厚500的氧化物层来形成第二氧化物层130。

参见图2，在第二氧化物130顶部涂敷(例如)厚6000的第一光致抗蚀剂205。例如，在框架区域222和有源区域255两者中执行所述涂敷。将第一光致抗蚀剂205视作关键层，并将其图案化来形成多个第一掺杂剂窗口215供用于n阱区。在第一热氧化物120下方形成第一掺杂剂区210。例如，通过以1x10¹²到5x10¹⁴cm^-2的剂量将离子束穿过第一掺杂剂窗口215植入到绝缘体上硅层115的上表面中进行10到1000keV范围内的磷掺杂来完成第一掺杂剂区210的形成。第一掺杂剂区210和第一光致抗蚀剂205的界定边缘由第一侧向扩散重叠235重叠。在植入之后，退火步骤消除绝缘体上硅层115中的任何晶格损坏。

参见图3，将已蚀刻的第二氧化物窗口305定位于第二氧化物层130中。第二氧化物窗口305蚀刻在第二氧化物130中位于第一掺杂剂窗口215(图2)的各个位置处。第二氧化物窗口305的残余物是用于形成下文描述的对齐标记(未显示)的第一对准人工制品。