[发明专利]具有改善的性能的存储器件以及制造这种存储器件的方法

说明书

技术领域

本发明涉及一种非易失存储器件。本发明还涉及一种制造这种非易失存储器件的方法。

背景技术

目前非易失半导体存储器的工业标准基于与浮栅上存储的电荷效应有关的器件。在写(编程动作期间，电荷存储到浮栅中。在这种非易失半导体存储器件中，存储在浮栅中的电荷基于热电子注入或富勒-诺德海姆隧穿(Fowler-Nordheim tunneling)的机制。在控制栅的控制下，具有充足能量流动的电子流经源和漏区之间的载流沟道，可以通过过载流沟道和浮栅之间的介电层，进入浮栅，成为存储的电荷。

由于与将这些浮栅按比例缩小尺寸相关的问题，期望下一代的非易失半导体存储器采用更改的电荷存储叠层，该电荷存储叠层由位于底部和顶部的绝缘层之间的电荷俘获层组成。例如，这种电荷存储叠层包括底部二氧化硅层、电荷俘获氮化硅层和顶部二氧化硅层，又名ONO叠层。

在这些具有ONO叠层的非易失半导体器件中，可以通过电子从载流沟道向氮化硅层穿过底部二氧化硅层(隧穿氧化物层)的直接隧穿机制(富勒-诺德海姆)，将电荷存储到所述氮化硅层中。由于在n沟道中的电荷的高迁移率，可获得相对较高的读取电流，这对于许多应用是足够的。

所述氮化硅层的电荷俘获性能允许隧道氧化层的厚度的缩减，这可导致较低的编程/擦除电压。

专利申请US 2004/0251490A1公开了一种SONOS(半导体氧化物-氮化氧化物半导体)存储器件，该器件基于nMOS技术(n型MOS：金属氧化物半导体)。在写动作期间，这个存储器件采用来自n型沟道的电子作载流子用于在所述氮化硅层中存储数据。

不利的是，nMOS SONOS存储器件遭受已知为擦除饱和的现象的困扰。

在中和所述氮化硅层中的电子电荷的擦除动作期间，空穴可以从所述沟道区穿过所述底部绝缘二氧化硅层隧穿至所述氮化硅层，并在所述氮化硅层中与俘获的电子复合(recombine)。因为与电子的势垒相比较空穴的势垒相对较高，所以在进行擦除动作期间所述隧穿电流较低。在这个动作期间，所述存储器件的阈值电压增大，并且因此横跨所述氮化硅层的电场也增强。同样，这也导致穿过所述ONO叠层的顶部绝缘层的更高的电场，该电场引发电子从所述控制栅通过所述顶部绝缘层隧穿至所述氮化硅层，以平衡进入所述氮化硅层的空穴。在这一点上，所述阈值电压不再变化。

然而，在这个擦除动作期间，相对巨大的电流分别流过所述底部和顶部绝缘层。这些电流可以通过产生局部缺陷(深俘获)，由此所述各个绝缘层的品质下降，局部缺陷可使得与缺陷相关的电荷被永久地俘获在电荷存储叠层中。缺陷(以及相应俘获与缺陷相关的电荷)的数量基本上随着每个擦除动作增加，并使得在所述器件的寿命期间所述阈值电压的大小逐渐增加。图1示出在现有技术的nMOS SONOS存储器件中作为编程/擦除循环PE函数的用于写(编程)的阈值电压Vp和用于擦除的阈值电压Ve。

显然，该阈值的变化对所述存储器件的读取动作具有不良的影响。因为所述阈值电压定义所述存储器件的存储状态或比特值(或是“0”或是“1”，取决于所述存储器件实际的电压低于或高于所述阈值电压)，永久俘获的与缺陷相关的电荷的变化将对所述比特值的检测有不利影响。

结果，nMOS SONOS存储器件不可能获得低于0V的阈值电压。一个有用的阈值电压窗口大约在0.5V和3V之间，具有典型的约2V的读取电压。这个读取电压值就目前许多CMOS应用的典型的电源电压较低而言相对较高。图2示出在现有技术nMOS SONOS存储器件中作为典型读取电压的栅极偏置(gate stress)时间的函数的擦除状态的阈值电压Vt。如图2所阐述，高读取电压不利地在所述存储器件的擦除状态中产生严重栅极偏置，也会导致在寿命期间阈值电压的增大。

发明内容

本发明的目的是提供具有电荷俘获层的存储器件，该器件实际上不受由擦除饱和和/或栅极偏置引起的阈值电压的增大的影响，并同时保持上述相对较高的读取电流。

本发明涉及一种半导体衬底上的非易失存储器件，包括半导体基底层、电荷存储叠层和控制栅；

基底层包括源和漏区以及位于源和漏区之间的载流沟道区；

电荷存储叠层包括第一绝缘层、电荷俘获层和第二绝缘层，第一绝缘层位于载流沟道区上，电荷俘获层位于第一绝缘层上，第二绝缘层位于电荷俘获层上；

控制栅位于电荷存储叠层上方；