[发明专利]具有改善的性能的存储器件以及制造这种存储器件的方法

权利要求书

1.一种半导体衬底上的非易失存储器件(1)，包括半导体基底层(2)、电荷存储叠层(5、6、7)和控制栅(8)；

基底层(2)包括源和漏区(3)、以及位于源和漏区(3)之间的载流沟道区(4)；

电荷存储叠层(5、6、7)包括第一绝缘层(5)、电荷俘获层(6)和第二绝缘层(7)，第一绝缘层(5)位于载流沟道区(4)上，电荷俘获层(6)位于第一绝缘层(5)上，第二绝缘层(7)位于电荷俘获层(6)上；

控制栅(8)位于电荷存储叠层(5、6、7)上方；

电荷存储叠层(5、6、7)被设置成通过电荷载流子从载流沟道区(4)直接隧穿通过第一绝缘层(5)而在电荷俘获层(6)中俘获电荷，其中

载流沟道区(4)是用于p型电荷载流子的p型沟道，以及

载流沟道区(4)以及源和漏区(3)中至少一个的材料处于弹性应变状态。

2.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述基底层(2)包括下部SiGe层(10；13)。

3.根据权利要求2的半导体衬底上的非易失存储器件(1)，其中所述基底层(2)包括上部Si层(14)。

4.根据权利要求2的半导体衬底上的非易失存储器件(1)，其中所述源和漏区(3)位于下部SiGe层(10)中。

5.根据权利要求3的半导体衬底上的非易失存储器件(3)，其中所述源和漏区位于上部Si层(14)中。

6.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述第一绝缘层(5)的材料包括二氧化硅和高K材料之一。

7.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述第二绝缘层(7)的材料包括二氧化硅和高K材料之一。

8.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述电荷俘获层(6)的材料包括氮化硅。

9.根据权利要求1的半导体衬底上的非易失存储器件(1)，其中所述基底层(2)由Si或Ge组成。

10.根据权利要求1或7的半导体衬底上的非易失存储器件(1)，其中所述非易失存储器件(1)包括应力衬里层(15)，该应力衬里层(15)位于所述源和漏区(3)以及控制栅(8)中至少一个的顶部上。

11.根据权利要求10的半导体衬底上的非易失存储器件(1)，其中所述应力衬里层(15)是氮化硅层，其应力状态可在沉积期间调整。

12.根据权利要求9的半导体衬底上的非易失存储器件(1)，其中所述第一绝缘层(5)包括高K材料。

13.根据前述权利要求中任一项的半导体衬底上的非易失存储器(1)，其中高K材料包括氧化铪、硅酸铪、硅酸铪氮化物、氧化铝和氧化锆中之一。

14.根据前述权利要求中任一项的半导体衬底上的非易失存储器件(1)，其中在使用时，读取电压位于零电压和电源电压水平之间。

15.一种存储器阵列，包括根据权利要求前述权利要求任一项的至少一个非易失存储器件(1)。

16.一种半导体器件，包括至少一个根据前述权利要求1-15中任一项的非易失存储器件(1)。

17.一种制造半导体衬底上的非易失存储器件(1)的方法，该非易失存储器件(1)包括基底层(2)、电荷存储叠层(5、6、7)、以及控制栅(8)；基底层(2)包括源和漏区(3)以及位于源和漏区(3)之间的载流沟道区(4)；电荷存储叠层(5、6、7)包括第一绝缘层(5)、电荷俘获层(6)、以及第二绝缘层(7)，第一绝缘层(5)位于载流沟道区(4)上，电荷俘获层(6)位于第一绝缘层(5)上，以及第二绝缘层(7)位于电荷俘获层(6)上；

控制栅(8)位于电荷存储叠层(5、6、7)上方；

电荷存储叠层(5、6、7)被设置成通过电荷载流子从载流沟道区(4)直接隧穿通过第一绝缘层(5)而在电荷俘获层(6)中俘获电荷，其中所述方法包括：

产生p型电荷载流子的p型沟道作为载流沟道区(4)，以及

在载流沟道区(4)以及源和漏区(3)中至少一个的材料中产生弹性应变状态。