[发明专利]具有相互连接的栅极沟槽的功率半导体设备

说明书

相关申请

本申请基于2005年8月17日提交的名为“TRENCH MOSFET PROCESSUSING FOUR MASKS”的美国临时申请60/709,020，并且要求该申请的权益，在此要求该申请的优先权并且其公开内容作为参考结合于此，且本申请为2006年1月24日提交的名为“POWER SEMICONDUCTOR DEVICEWITH ENDLESS GATE TRENCHES”的美国申请11/338,215的部分继续申请。

背景技术

参考图1，根据现有技术的功率半导体设备包括多个间隔式栅极沟槽3，各个栅极沟槽3具有沿着该栅极沟槽3侧壁的栅极绝缘物5(通常由二氧化硅构成)以及设置在栅极沟槽3中的栅电极7。现有技术的设备中的栅极沟槽3具有末端9。在已知的设计中，栅极总线11(为了更好的示出，该栅极总线11被呈现为透明的)被布置在各个栅极沟槽3的至少一端9上并与栅极沟槽3中的栅电极7电接触。

在将功率半导体设备运送给终端用户之前，对该功率半导体设备进行评估是通用的商业惯例。为了执行电压击穿评估，需要对所述设备施加例如一定的屏蔽电压。

已经观测到位于端部9的栅极绝缘物5为过早击穿的根源。因此，将屏蔽电压设置得很低以避免在评估和鉴定期间的过早击穿。因此，很难在屏蔽和鉴定处理期间对具有沟槽缺陷和类似缺陷的设备进行隔离。

因此，期望减小或者消除过早的栅极绝缘物击穿以改进所述评估和鉴定处理。

在2006年1月24日提交并且转让给本申请的受让人的美国申请11/338,215中，公开了一种克服上述问题的功率半导体设备。图2和图3显示了美国申请11/338,215中公开的设备。

参考图2和3，功率半导体设备6包括具有第一导电率的漂移区10(例如，N型)、漂移区10上的具有第二导电率的基区12(例如P型)、从基区12延伸到漂移区10的多个环形沟槽14、形成在至少毗邻基区12的各个环形沟槽14中的栅极绝缘层16、以及位于各个环形沟槽14中的环形栅电极18。各个环形沟槽14包括两个间隔式的平行沟槽14′、以及两个相对的连接着平行沟槽14′的连接沟槽14″。

设备6还包括具有第一导电率的导电区22，该导电区22位于毗邻各个环形沟槽14的各个平行沟槽14′的基区12上。此外，在两个相对的导电区22之间的基区12中形成有高导电率区24，该高导电率区24为第二导电率类型且具有比基区12(例如，P+型)更低的电阻率。

导电区22为通常被称为有源区的一部分。如图2和图3所示，各个环形沟槽14与其他环形沟槽14之间通过有源区相间隔，并且每个环形沟槽14均包括位于其中的内部区域15中的有源区。此外，连接沟槽14″是弯曲的。

栅极总线20(为了更好的示出，该栅极总线20被呈现为透明的)被布置在各个环形沟槽14的一个连接沟槽14″的至少一部分上并且被电连接到布置在环形沟槽14中的栅电极18。此外，各个环形沟槽14具有曲形底面和位于该曲形底面上的厚绝缘体26(比栅极绝缘物16厚)。漂移区10为位于基片28上的外延形成的半导体衬底，基片28具有与半导体衬底相同的半导体材料和相同的导电率。

设备6还包括第一功率电极30和第二功率电极32，所述第一功率电极30欧姆连接至导电区22和高导电率区24，所述第二功率电极32电连接至基片28。

发明内容

根据本发明的功率半导体设备包括具有第一导电率的漂移区；具有第二导电率且位于漂移区上的基区；第一组沟槽，该第一组沟槽通过所述基区延伸到所述漂移区；第一周边沟槽，该第一周边沟槽被布置在第一栅极沟槽的周围并且与第一栅极沟槽相交，从而这些栅极沟槽被相互连接；栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个栅极沟槽中；以及栅电极，该栅电极位于每个第一栅极沟槽中。

在根据本发明第一实施方式的设备中，所述周边沟槽为终止沟槽。

在根据本发明第二实施方式的设备中，终止沟槽被布置在所述周边沟槽周围。

根据本发明第三实施方式的设备还包括第二组栅极沟槽，该第二组栅极沟槽通过基区延伸到漂移区中；第二周边沟槽，该第二周边沟槽被布置在第二栅极沟槽的周围并且与第二栅极沟槽相交，从而这些第二栅极沟槽被相互连接；栅极绝缘层，该栅极绝缘层形成在毗邻所述基区的各个第二栅极沟槽中；以及栅电极，该栅电极位于每个栅极沟槽中。

根据本发明的设备可以选择性地包括位于所述终止沟槽周围的等势环(EQR)沟槽。