[发明专利]研磨剂及半导体集成电路装置的制造方法

说明书

技术领域

本发明涉及半导体装置制造工序中所用的化学机械研磨用研磨剂及半导体集成电路装置的制造方法。更具体涉及适合于例如作为配线材料使用了铜金属、作为阻挡层材料使用了钽系金属的埋入金属配线的形成的化学机械研磨用研磨剂及使用了该研磨剂的半导体集成电路装置的制造方法。

背景技术

近年，随着半导体集成电路的高集成化和高性能化，希望开发出实现微细化和高密度化的微细加工技术。半导体装置制造工序，特别是多层配线形成工序中，层间绝缘膜和埋入配线的平坦化技术很重要。即，随着通过半导体制造工序的微细化和高密度化而实现的配线多层化，出现各层的表面的凹凸易变大、其阶差超过光刻技术的焦点深度等问题。为了防止该问题，多层配线形成工序的高度平坦化技术变得很重要。

作为配线材料，铜因为电阻率低于以往使用的铝合金、电迁移耐性良好而受到注目。铜的氯化物气体的蒸气压低，利用以往使用的反应性离子蚀刻法(RIE：Reactive Ion Etching)很难进行形成配线形状的加工，因此采用金属镶嵌法(Damascene)进行配线的形成。该方法的描述如下。首先，在绝缘层形成配线用沟槽布图或通孔等凹部后形成阻挡层，然后利用溅射法或镀覆法等成膜，将铜埋入沟槽部。接着，通过化学机械研磨法(CMP：Chemical MechanicalPolishing，以下称为CMP)除去多余的铜和阻挡层直至凹部以外的绝缘层表面露出，再将表面平坦化，形成埋入金属配线。近年，象上述那样同时形成在凹部埋入了铜而成的铜配线和通孔部的双嵌入法(Dual Damascene)成为了主流。

该铜埋入配线形成中，为了防止铜在绝缘层中扩散，阻挡层由钽、钽合金或氮化钽等钽化合物形成。因此，在埋入铜的配线部分以外，必须要通过CMP除去露出的阻挡层。但是，由于阻挡层的硬度与铜相比非常高，因此大多数情况下无法获得足够的研磨速度。因此，如图1所示，提出了由除去多余的金属配线层的第1研磨步骤和除去多余的阻挡层的第2研磨步骤形成的2段的研磨法。

图1是表示利用CMP形成埋入配线的方法的截面图，(a)表示研磨前，(b)表示除去多余的金属配线层4的第1研磨步骤结束后，(c)表示除去多余的阻挡层3的第2研磨步骤的过程中，(d)表示该第2研磨步骤结束后。绝缘层采用低介电常数材料时，有时会在绝缘层和阻挡层之间由二氧化硅等绝缘材料形成覆盖层。(a)～(d)例示了存在覆盖层的情况。绝缘层不是二氧化硅层这样的低介电常数膜时，可不设置覆盖层。

首先，如图1(a)所示，在绝缘层2形成沟槽。它是用于在基板1上形成埋入配线6的沟槽。在其上形成覆盖层5、阻挡层3及金属配线层4，在第1研磨步骤中，除去金属配线层4的多余的部分。然后，在第2研磨步骤中，除去阻挡层3的多余的部分。通常在第1研磨步骤结束后，产生被称为洼曲(dishing)7的金属配线层的损耗。因此，必须在第2研磨步骤中，如(c)所示，在完全除去多余的阻挡层部分，再除去覆盖层5的同时，根据需要切削绝缘层，使残留的洼曲7如(d)所示，与金属配线层处于同一平面，实现高度的平坦化。

覆盖层5并不需要全部除去，但由于残留介电常数高的覆盖层会导致绝缘层整体的介电常数提高，因此一般研磨除去了覆盖层的装置的特性更佳。(d)中图示完全除去覆盖层实现了平坦化的情况。

在该平坦化的过程中，使用了以往的研磨剂的CMP存在铜的埋入配线6的洼曲和磨蚀(erosion)变得更严重的问题。这里，洼曲如图1(c)和图2的符号7所示是指金属配线层4被过度研磨而导致中央部洼陷的状态，这种现象在较宽的配线部易发生。磨蚀易发生于细配线部或密集的配线部，如图2所示，它是与无布线图案的绝缘层部分(整体(global)部分)相比，配线部的绝缘层2被过度研磨，绝缘层2部分变薄的现象。即，表示产生与整体部分的研磨部分9相比被过度研磨的磨蚀部分8，图2中，省略了阻挡层3。

使用了以往的研磨剂时，由于阻挡层3的研磨速度比金属配线层4的研磨速度慢，所以在除去阻挡层3的过程中，配线部的铜被过度研磨，产生大洼曲。此外，与配线密度低的部分相比，施加于高密度配线部的阻挡层3及其下的绝缘层2的研磨压力相对提高，因此在第2研磨步骤中的研磨实施程度因配线密度而有很大差异。其结果是，高密度配线部的绝缘层2被过度研磨，产生大磨蚀。如果产生洼曲或磨蚀，则易引发配线电阻的增加及电迁移，出现装置的可靠性下降的问题。