[发明专利]短沟道半导体器件加工

说明书

技术领域

【001】本发明一般地涉及半导体器件，更具体地涉及对具有短沟道区的半导体器件进行加工。

背景技术

【002】金属氧化物半导体场效应晶体管(MOSFET)广泛用于电子产业中进行与模拟和数字电信号相关的开关、放大、滤波以及其他任务。传统平面MOS晶体管包括形成于半导体衬底上的栅结构(称为栅堆栈)。该栅堆栈一般包括位于衬底上的薄栅电介质和位于栅电介质之上的栅电极。在该栅结构任一侧的衬底中形成源区和漏区，从而在栅结构之下的衬底的上表面限定沟道区。

【003】工作时，使栅电极通电以在衬底的沟道区中产生电场，因此使栅电介质下面的沟道薄部分反型并允许少数载流子通过沟道在源/漏区之间移动。晶体管的阈值电压(Vt)是通过在栅堆栈下的半导体衬底的表面形成反型层(例如，其中少数载流子的浓度超过多数载流子的浓度)以使沟道导电所需的栅电压值。

【004】在半导体产品的制造和设计中存在连续工艺，其中电器件的特征尺寸正被缩小以便例如增加器件密度、改善性能(如提高开关速度)以及降低功耗。例如，希望的是缩小晶体管栅堆栈的长度并由此缩小源区和漏区之间的沟道长度，从而提高驱动电流性能，特别是对于在降低的栅电压的操作。栅结构的长度一般是平面晶体管中的最小尺度。然而，光刻一般限制了能够可靠缩小晶体管尺寸的程度，其中最小栅长一般受限于利用当前光刻和刻蚀技术可以重复图形化和刻蚀的最小尺寸。

【005】除了加工工艺限制外，性能限制也是降低传统平面晶体管尺寸(具体而言是栅长)的障碍。例如，随着栅长被缩短，晶体管性能可能因短沟道效应而退化。在具有较长沟道的器件中，栅电压及其产生的电场主要控制栅极下面的电荷耗尽。然而，在较短沟道的器件中，沟道区还受源区和漏区电压影响，导致由于Vt下降而产生的断态电流增大、亚阈值斜率退化以及输出电流减小。此外，因为耗尽缩短的沟道需要较低栅电压，电子由源区注入漏区的势垒降低——这种情况有时候称为漏致势垒降低(DIBL)。

【006】由于在平面晶体管的尺寸缩小方面达到了性能和工艺极限，最近已把注意力转到具有“多栅”的晶体管设计(例如，非平面MOS晶体管)。理论上，这些设计通过围绕沟道的两侧或多侧设置栅电极来对缩小的尺寸(即“缩尺”)沟道提供更多的控制，由此对相同的栅电介质厚度可以获得较短的沟道长度或者类似的沟道长度可以用于较厚的栅电介质层。由于栅电极材料的增加量所提供的额外控制，这一般用来改善电流驱动和短沟道特性。

【007】图1和图2说明了一些多栅晶体管设计的示例，这些设计一般以它们相应的栅结构形状来命名。双栅和三栅晶体管102和104分别示于图1中，而四栅晶体管106和“PI”栅晶体管108示于图2中。这些晶体管形成于绝缘体上硅(SOI)晶片110中，该晶片包括硅衬底112和上覆的氧化物绝缘体114以及在氧化物114上面厚20.0-50.0nm的半导体层(未图示)。在形成晶体管时，上面的半导体层被刻蚀掉，留下半导体材料的隔离岛或隔离块116，并在半导体块65上形成栅结构(G)，块区116的两端经掺杂以在其中形成源区(S)和漏区(D)，如图1和图2所示。多栅的设计提供了通过减轻缩尺的平面晶体管中出现的短沟道效应来改善晶体管性能的前景。这主要归因于在沟道硅体中控制电场的能力，因为栅极延伸到沟道的多个外侧上。

【008】除了反转型多栅晶体管，积累型多栅器件也被开发作为可替代晶体管设计的进一步扩展。积累型晶体管器件一般提供高电流驱动和降低的短沟道效应，其中此类器件中的阈值电压受限于可容纳于小沟道区体积中的掺杂原子数量和对可用栅极材料的选择。因此，特别是当试图使用肖特基源极和漏极器件时，积累型结构的使用增大了可用阈值电压的范围并且为深亚微米结构提供了额外的性能。

【009】在操作中，当积累型晶体管被开启时，在器件的上、左和右界面处形成积累层。同时，该器件的本体(或“基体”)是准中性的(即未耗尽)。该器件中的总电流是积累沟道中的电流和中性本体中的电流之和。当该器件被关闭时，从界面中产生的耗尽区交汇在器件的中心附近并夹断连接源区和漏区的硅的准中性部。只要掺杂剂原子的浓度值保持相对较低，该夹断机制就能很好地起作用。然而，增大的掺杂剂浓度会导致在沟道区中出现足够数量的电子(或电子浓度)，以致漏电流在沟道区中形成。当沟道长度减小时尤其如此。要明白尽管这里讨论的是n型沟道器件的情况，但假如对掺杂剂原子和施加偏压进行适当的极性改变，所描述的基本原理也适用于p型沟道器件。