[发明专利]具有由逻辑单元的单元邻接形成的信号总线的集成电路

说明书

相关申请的交叉引用

本申请要求在2005年5月13日提出的第60/680,888号题为“IntegratedCircuit Layout with Sleep Transistors”的美国临时申请的利益，其内容合并与此以资参考。

技术领域

本发明总的涉及集成电路，具体地涉及具有由逻辑单元的单元邻接形成的信号总线的集成电路。

背景技术

集成电路的很多设计使用标准的单元库。所述标准的单元库提供逻辑单元的构建块，以允许设计者从电路设计快速进行到半导体芯片制造和测试。使用金属互连以将信号关联到集成电路中的每一个逻辑单元。

使用金属互连以将信号分配给逻辑单元的一个实例是用于休眠晶体管的休眠信号。已经将休眠晶体管添加到在标准单元库中可用的逻辑单元的功能中。休眠晶体管由休眠信号控制，并提供在各逻辑单元中控制功耗的功能。

休眠信号可以由休眠晶体管使用，以将各逻辑单元切换至休眠模式。在休眠模式下，降低了各逻辑单元的功耗。休眠晶体管在以低功耗为重要特征的使用集成电路的装置中尤其重要，例如手机或移动计算机。

因为集成电路中的空间有限，因此需要最小化由休眠晶体管和相关电路占用的空间。在标准单元增加休眠晶体管使得逻辑单元的高度增加。所增加的休眠晶体管也需要额外的布线资源，而由于预先设计了集成电路的版图，所以布线资源受到了限制。在具有休眠晶体管的每一个单独的逻辑单元中还需要单独的休眠管脚，以接收休眠信号。因此，在标准单元增加休眠晶体管的结果是增加了复杂度，从而可导致版图拥挤和阻塞。

图1是现有技术中使用休眠电路的集成电路版图100的示意图。集成电路版图100包括4个逻辑单元111、112、113和114。集成电路版图100还包括VDD电源总线120、VDD端口(tap)125、VSS电源总线130、VSS端口135、休眠管脚140、休眠晶体管150和栅极160。集成电路版图100具有高度180。

逻辑单元111从由休眠晶体管150控制的VDD电源总线120和VSS电源总线133获取电源。逻辑单元111包括连接到休眠管脚140的休眠晶体管150和栅极160。可以将休眠晶体管150配置为，响应于在休眠管脚140接收到的休眠信号而导通和切断到逻辑单元111的VSS供电，从而控制逻辑单元111中的功耗。

每一个逻辑单元111、112、113和114包括含有与休眠晶体管150基本类似的休眠晶体管的休眠电路。休眠管脚140需要使用通路的金属层和第二金属互连传输线，以从每一个逻辑单元111、112、113和114连接休眠管脚，因此休眠管脚140需要两个布线资源，金属层和金属互连。另外，可以根据路径的增量来定义逻辑单元，从而当对金属互连布线时，路径的数目是整数。在图1中，休眠电路的增加需要对金属互连布线的额外路径，从而使得逻辑单元111、112、113和114的高度180和面积增加约11％。

在另一个实例中，多阈值互补金属氧化物半导体(MTCMOS)集成电路使用位于集成电路的一个区域中的一个或多个休眠晶体管。从多个逻辑单元将虚地布线选择到休眠晶体管的漏极，从而控制多个逻辑单元的供电。然而，MTCMOS遇到电迁移现象。因为该虚地承载有脉冲直流电，因此电迁移限制了集成电路的长期可靠性。另外，使用虚地通常在单元中需要另一高度路径。

因此，增加包括休眠晶体管的休眠电路到标准单元库中的各逻辑单元具有多个缺点。所述缺点包括增加了逻辑单元的高度、增加了金属层、拥挤和由此产生的在每一个逻辑单元中难以对休眠管脚布线，以及在MTCMOS实例中的电迁移问题。

发明内容

本发明通过提供具有由逻辑单元的单元邻接形成的信号总线的集成电路解决上述问题。该集成电路包括至少两个逻辑单元。该信号总线通过所述至少两个逻辑单元的单元邻接而形成。该信号总线被配置为用以接收信号并将该信号分配给所述至少两个逻辑单元的每一个。

可以从包括多晶硅层的第一半导体层形成该信号总线。该信号总线可以包括休眠总线，该休眠总线用于将休眠信号分配给所述至少两个逻辑单元的每一个。休眠管脚可以连接到该休眠总线并可以接收该休眠信号。休眠电路可以连接到所述逻辑单元并可以从该休眠总线接收休眠信号，以及可以根据该休眠信号来控制所述逻辑单元中的功耗。该休眠电路可以包括一个或多个休眠晶体管。可以从第二半导体层形成所述休眠晶体管的漏极。所述休眠晶体管可以包括NMOS晶体管或PMOS晶体管。