[发明专利]用于对网络和存储器进行耦合的存储器控制器和方法无效

专利信息
申请号: 200680020140.9 申请日: 2006-06-09
公开(公告)号: CN101194241A 公开(公告)日: 2008-06-04
发明(设计)人: 阿图尔·伯查德;埃瓦·赫克斯特拉-诺瓦卡;阿特尔·P·S·昭汉 申请(专利权)人: NXP股份有限公司
主分类号: G06F13/16 分类号: G06F13/16
代理公司: 中科专利商标代理有限责任公司 代理人: 朱进桂
地址: 荷兰艾*** 国省代码: 荷兰;NL
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摘要:
搜索关键词: 用于 网络 存储器 进行 耦合 控制器 方法
【权利要求书】:

1.一种存储器控制器(SMC),用于将存储器(MEM)耦合至网络(N;IM),所述存储器控制器(SMC)包括:

-第一接口(PI),用于将所述存储器控制器(SMC)连接至所述网络(N;IM),所述第一接口(PI)被设置用于接收和发送数据流(ST1-ST4);以及

-耦合至所述第一接口(PI)的流存储器单元(SMU),用于控制所述网络(N;IM)和所述存储器(MEM)之间的数据流(ST1-ST4),所述流存储器单元(SMU)包括:缓冲器(B),用于临时存储所述数据流(ST1-ST4)中至少一部分;以及缓冲器管理单元(BMU),用于在第一和第二工作模式(10M,20M)下管理所述数据流(ST1-ST4)在所述缓冲器(B)中的临时存储;

其中,在第一工作模式(10M)下,把待存储于所述存储器(MEM)中的数据流(ST1-ST4)中的数据临时存储在所述缓冲器(B)中,直到所述缓冲器(B)的一部分被占据为止;

其中,在第二工作模式(20M)下,在所述缓冲器(B)的一部分被占据之后,所述缓冲器管理单元(BMU)将所述缓冲器(B)分为预取缓冲器(PFB)和回写缓冲器(WBB),所述预取存储器(PFB)用于缓冲来自所述存储器(MEM)的预取数据,所述回写缓冲器(WBB)用于缓冲待回写至所述存储器(MEM)的数据。

2.根据权利要求1所述的存储器控制器,其中,所述第一接口(PI)是PCI express接口。

3.根据权利要求1或2所述的存储器控制器,还包括

-耦合至流存储器单元(SMU)的第二接口(MI),用于将所述存储器控制器(SMC)连接至所述存储器(MEM),并以突发方式和所述存储器(MEM)交换数据。

4.根据权利要求1、2或3所述的存储器控制器,其中

-在第一工作模式(10M)下,所述缓冲器管理单元(BMU)包括:起始地址寄存器(SAR),用于存储所述缓冲器(B)的起始地址(SA);结束地址寄存器(EAR),用于存储所述缓冲器(B)的结束地址(EA);读指针寄存器(RP),用于存储所述缓冲器的读指针(RP);以及写指针寄存器(WP),用于存储所述缓冲器(B)的写指针(WP);以及

-在第二工作模式(20M)下,所述缓冲器管理单元(BMU)包括:起始地址寄存器(SAR),用于存储所述缓冲器(B)的起始地址(SA);结束地址寄存器(EAR),用于存储所述缓冲器(B)的结束地址(EA);预取起始地址寄存器(PFSR),用于存储预取起始地址(PFSA);预取结束地址寄存器(PFER),用于存储预取结束地址(PFEA);预取读指针寄存器(PFRP),用于存储预取读指针(PFR);预取写指针寄存器(PFWP),用于存储预取写指针(PFW);回写读指针寄存器(WBRP),用于存储回写读指针(WBR);以及回写写指针寄存器(WBWP),用于存储回写写指针(WBW)。

5.根据权利要求1所述的存储器控制器,其中

-所述缓冲器管理单元(BMU)适于动态地确定从第一到第二工作模式(10M,20M)的转变。

6.一种用于将存储器MEM)耦合至网络(N;IM)的方法,包括如下步骤:

-通过第一接口(PI)接收和发送数据流,所述第一接口(PI)用于将存储器控制器(SMC)连接至所述网络(N;IM);

-通过流存储器单元(SMU)来控制所述网络(N;IM)和所述存储器(MEM)之间的数据流;

-在缓冲器(B)中临时存储数据流(ST1-ST4)的至少一部分;

-在第一和第二工作模式(10M,20M)下,管理所述数据流(ST1-ST4)在缓冲器中的临时存储;

-在第一工作模式下(10M),临时存储待存储于所述存储器(MEM)的数据流(ST1-ST4)中的数据,直到所述缓冲器(B)的一部分被占据为止;

-在第二工作模式(20M)下,在所述缓冲器的一部分被占据之后,将所述缓冲器(B)分为预取缓冲器(PFB)和回写缓冲器(WBB),所述预取缓冲器(PFB)用于缓冲来自所述存储器(MEM)的预取数据,所述回写缓冲器(WBB)用于缓冲待回写至所述存储器(MEM)的数据。

7.一种数据处理系统,包括具有处理单元(P)的网络(N)和用于耦合所述处理单元(P)的互连装置(IM),以及

-根据权利要求1至5之一所述的存储器控制器(SMC)。

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