[发明专利]静电击穿保护电路及半导体集成电路设备

说明书

技术领域

本发明涉及用于保护开漏(open-drain)输出晶体管免受静电击穿的静电击穿保护电路、以及结合有该静电击穿保护电路的半导体集成电路设备。

背景技术

通常在半导体集成电路设备中，广泛采用结合有开漏输出晶体管的输出电路，作为逻辑信号输出手段。

然而，上述输出电路的不利之处在于，如果将剧烈上升的脉冲(例如静电脉冲)施加到输出端子(即，输出晶体管的漏极)，则通过输出晶体管的栅极与漏极之间存在的寄生电容等，使输出晶体管的栅极电势升高。因此，输出晶体管错误地导通，引起过电流在其源极与漏极之间流动。这可能导致输出晶体管的击穿。

如上所述，结合有开漏输出晶体管的输出电路提供了简单的电路配置，然而不利之处是对静电击穿的抵抗力较差。因此，传统半导体集成电路设备采用设计来减小上述过电流的多种配置，例如在输出晶体管与输出端子之间设置限流电阻器或在输出晶体管与地之间设置类似齐纳二极管的箝位电路，作为保护输出晶体管免受静电击穿的装置。

作为与本发明相关的另一传统技术，本发明的申请人公开并提出了一种包括开关电路的输出电路(见如下专利文献1)，其中当输出端子与电源线之间的电势差超过预定水平时，所述开关电路进行操作；当所述开关电路进行操作时，驱动输出晶体管，以将地与输出端子之间导通。

专利文献1：JP-A-H02-274124

发明内容

本发明要解决的问题

的确，对于采用上述任何传统技术的半导体集成电路设备，通过减小流经输出晶体管的过电流，可以降低输出晶体管遭受损坏的可能性。

然而，所有这些传统技术简单地减小流经输出晶体管的过电流的前提是，假设输出晶体管错误导通是由施加至其上的静电脉冲等引起的。因此，这些传统技术都不能从根本上防止静电击穿(从根本上防止输出晶体管错误地导通)。

专利文献1的传统技术的研发仅考虑到在半导体集成电路设备的正常工作状态下(在向其提供电能的状态下)防止该设备中的静电击穿，而未考虑在半导体集成电路设备的隔离状态下(未向其提供电能的状态下)防止该装置中的静电击穿。

本发明的目的是提供一种静电击穿保护电路，该静电击穿保护电路在不需要电能的情况下，防止开漏输出晶体管由于施加其上的静电脉冲等而错误地导通，从而保护开漏输出晶体管免受静电击穿，本发明的目的还在于提供一种具有这种静电击穿保护电路的半导体击穿电路装置。

解决问题的手段

为了实现上述目的，根据本发明一个方面，用于保护开漏输出晶体管免受静电击穿的静电击穿保护电路包括：二极管，其阳极与所述输出晶体管的信号输入端子连接，其阴极与所述输出晶体管的栅极连接；第一电阻器，其一端与所述信号输入端子连接，其另一端接地；以及PNP双极型晶体管或P沟道场效应晶体管，其发射极或源极、基极或栅极、集电极或漏极分别与所述输出晶体管的栅极、第一电阻器的所述一端和地连接(第一配置)。

第一配置的静电击穿保护电路还可以包括：箝位元件，与所述输出晶体管并联，所述箝位元件的触发电压设为低于所述输出晶体管的设计耐压(第二配置)。

第一或第二配置的静电击穿保护电路还可以包括：第二电阻器，连接在所述PNP双极型晶体管的集电极或所述P沟道场效应晶体管的漏极与地之间；以及多级NPN双极型晶体管，以达林顿组态(Darlington configuration)连接在所述输出晶体管的栅极与地之间，所述NPN双极型晶体管的第一级的基极与第二电阻器的一端连接(第三配置)。

根据本发明另一方面，半导体集成电路设备包括：开漏输出晶体管；反相器，用于向所述输出晶体管的栅极输入信号；以及静电击穿保护电路，用于保护所述输出晶体管免受静电击穿。这里，所述半导体集成电路设备包括第一和第二配置中任何一种静电击穿保护电路，作为上述静电击穿保护电路(第四配置)。

本发明有益效果

采用根据本发明的静电击穿保护电路，可以在不需要电能的情况下，防止开漏输出晶体管由于施加其上的静电脉冲等而错误地导通，从而保护开漏输出晶体管免受静电击穿。这提高了具有这种静电击穿保护电路的半导体集成电路设备的可靠性和易操作性。

附图说明

图1是示意性地示出了根据本发明的电机驱动器IC的配置的布局图；

图2是示出了作为第一实施例的静电击穿保护电路41的电路图；

图3是示出了作为第二实施例的静电击穿保护电路41的电路图；

图4是示出了静电击穿保护电路41的修改示例的电路图；

图5A是示出了静电击穿保护电路41的另一修改示例的电路图；以及