[发明专利]半导体集成电路

说明书

技术领域

[0001]本发明涉及一种半导体集成电路，特别涉及离子体显示器等的驱动电容性负荷的多沟道半导体集成电路的平面布置情况。

背景技术

[0002]已知：一般情况下，用于多沟道半导体集成电路的输出电路有：MOS输出电路、IGBT输出电路、高边无晶体管的MOS输出电路或者高边无晶体管的IGBT输出电路。通常情况下，多沟道半导体集成电路是以这些输出电路的单元为标准单元而进行平面布置的。例如，在是构成含有MOS驱动器的输出电路的标准单元116的情况下，如图13(a)和图13(b)所示，垫108布置在下边(纸张的下侧)，低边晶体管111、高边晶体管110、电平位移电路112以及预驱动器113布置在上边(纸张的上侧)，顺序就是这样的。标准单元116的各个构成要素(111、110、112、113)经由双层布线114或者单层布线115与垫108进行电连接(以上参考例如专利文献1)。补充说明一下，在图13(b)上，119是高边晶体管的漏极区域，120是高边晶体管的源极区域，121是通孔，122是低边晶体管的源极区域，123是低边晶体管的源极区域。《专利文献1》特开平1-18239号公报

发明内容

发明要解决的技术问题

[0003]然而，如图13(a)和图13(b)所示，在将浪涌电压等施加到垫108的情况下，因为对与垫108相邻而设的低边晶体管111的布线阻抗比离开垫108而设的高边晶体管110的主体二极管的布线阻抗低很多，所以便打算让浪涌电荷逃到连接在电源一侧的高边晶体管110的主体二极管(未示)的正向上来谋求防止静电破坏。但因为电荷集中在低边晶体管111的主体二极管，所以恐怕低边晶体管111的主体二极管会先破坏。这就是问题。

[0004]这样的问题不仅在是含有MOS驱动器的输出电路的情况下会产生的问题，也是在是含有所述的IGBT驱动器、高边无晶体管的MOS驱动器或者高边无晶体管的IGBT驱动器的输出电路的情况下同样会出现的问题。

[0005]本发明正是为解决该问题而研究开发出来的，其目的在于：提供一种具有抗静电破坏的平面布置的半导体集成电路。

用以解决技术问题的技术方案

[0006]具体而言，本发明第一方面所涉及的半导体集成电路是这样的，该半导体集成电路在半导体芯片上具有多个分别包括垫的电路单元。由高边晶体管、驱动所述高边晶体管的电平位移电路以及低边晶体管构成的高耐压驱动器，驱动所述高耐压驱动器的预驱动器，以及所述垫。所述高边晶体管和所述低边晶体管夹着所述垫相向而设。

[0007]在本发明第一方面所涉及的半导体集成电路中，最好是，所述高边晶体管、所述垫、所述低边晶体管、所述电平位移电路以及所述预驱动器布置在一条直线上。

[0008]在本发明第一方面所涉及的半导体集成电路中，进一步包括：布置在所述半导体芯片的中央部位的控制部，和夹着所述控制部与由所述多个电路单元构成的第一电路单元列相向且由多个所述电路单元构成的第二电路单元列。

[0009]在本发明第一方面所涉及的半导体集成电路中，进一步包括：布置在所述第一电路单元列和所述第二电路单元列各自的两端的高压电位用第一电源垫和基准电位用第二电源垫，布置在所述第一电路单元列和所述第二电路单元列中各自的所述高边晶体管上且与所述第一电源垫电连接的高压电位的第一布线，以及布置在所述第一电路单元列和所述第二电路单元列中各自的所述低边晶体管上且与所述第二电源垫电连接的基准电位的第二布线。

[0010]在本发明第一方面所涉及的半导体集成电路中，进一步包括：为将布置在所述半导体芯片的中央部位的控制部包围而设的基准电位的第三布线。

[0011]在本发明第一方面所涉及的半导体集成电路中，进行将所述电平位移电路和所述预驱动器收纳在所述低边晶体管的单元宽度内的设计。

[0012]本发明第二方面所涉及的半导体集成电路是这样的，该半导体集成电路，在半导体芯片上具有多个分别包括垫的电路单元。所述电路单元包括：由高边晶体管、驱动所述高边晶体管的电平位移电路、高边再生二极管、低边晶体管以及低边再生二极管构成的高耐压驱动器，驱动所述高耐压驱动器的预驱动器，以及所述垫。所述高边再生二极管和所述低边再生二极管夹着所述垫相向而设。

[0013]在本发明第二方面所涉及的半导体集成电路中，所述高边再生二极管、所述垫、所述低边再生二极管、所述低边晶体管、所述高边晶体管、所述电平位移电路以及所述预驱动器布置在一条直线上。