[发明专利]具有不同阻挡特性的栅极电介质的半导体器件

说明书

【发明所属之技术领域】

本发明是大致有关制造包括集成电路的微结构的领域，且尤有关诸如场效应晶体管的栅极介电层等的极薄介电层的形成。

【先前技术】

目前，微结构被整合到多种产品中。在这方面的一个例子是集成电路的采用，而由于集成电路的较低成本及较高性能，集成电路被愈来愈多地用于许多类型的器件，因而可对这些器件进行较佳的控制及操作。由于经济上的理由，诸如集成电路等的微结构之制造在每一代新的微结构出现在市场时，都要面对不断地提高这些微结构的性能之工作。然而，这些经济上的限制不只要求提高器件的性能，而且也需要缩小器件的尺寸，以便在每单位芯片面积中提供更多的集成电路功能。因此，在半导体业中，要持续的努力，以便缩小特征组件的特征尺寸。

在目前的技术中，这些组件的关键尺寸接近0.05μm及甚至更小。在制造此种数量级的电路组件时，除了尤其因特征尺寸的微缩而引起的许多其它问题以外，工艺工程师还要面对在下方材料层上提供极薄介电层的工作，其中必须在不牺牲下方材料层的物理特性之前提下，改善诸如介电系数及(或)对电荷载子穿隧的抗性、以及对杂质的阻挡等的介电层之某些特性。

在这方面的一个重要例子是诸如金属氧化物半导体(MOS)晶体管等的场效应晶体管的极薄(ultra-thim)栅极绝缘层之形成。晶体管的栅极介电层对该晶体管的性能有很大的影响。如一般所习知的，减少场效应晶体管的尺寸，亦即，减少导电沟道(其中藉由将控制电压施加到在栅极绝缘层上形成的栅电极，而使该导电沟道构成半导体区的一部分，)的长度，也需要减少栅极绝缘层的厚度，以便维持自栅电极至沟道区的必要电容耦合。目前，诸如中央处理单元(CPU)及内存芯片等大部分的极复杂的集成电路都系基于硅，因而因二氧化硅/硅界面的众所周知与较佳特性，而已偏好将二氧化硅用来作为栅极绝缘层的材料。然而，对于为50nm及更短等级的沟道长度而言，已将栅极绝缘层的厚度减少到大约1.5nm或更小，以便维持对晶体管操作的必要控制性。然而，不断地减少二氧化硅栅极绝缘层的厚度将导致流经该栅极绝缘层的漏电流增加，因而将因该漏电流系随着该栅极绝缘层厚度的线性递减而成指数地增加，而造成静态电力消耗的无法接受之增加。

因此，目前正投入相当大的努力在于以一种呈现高出许多的介电系数之介电材料取代二氧化硅，使得该介电材料层之厚度可比提供相同电容耦合的对应的二氧化硅层之厚度大许多。也将获致指定电容耦合的厚度称为电容等效厚度(capacitive equivalent thickness)，且该厚度决定了二氧化硅层必须的厚度。然而，结果是难以将高k(high-k)材料加入至传统的集成电路工艺中，而且更重要的是，提供高k材料作为栅极绝缘层似乎对下方沟道区的载子移动性有很大的影响，因而大幅降低了载子移动性，且因而减小了驱动电流能力。因此，虽然可藉由提供较厚的高k材料而获得静态晶体管特性的改善，但是于此同时，目前，动态性能(behavior)的无法接受之降低将使此种方法较不令人满意。

目前被赞同的一种不同之方法是采用包含某一量之氮的整合式硅氧化物层(silicon oxide layer)，而此种层可将栅极漏电流减少0.5至2个大小等级，且同时可维持与标准的互补金属氧化物半导体(CMOS)工艺技术兼容性。已发现：栅极漏电流的减少主要系取决于藉由电浆氮化(plasma ntridation)而被加入二氧化硅层的氮浓度。虽然此种方法似乎减轻了这一代电路的栅极介电层漏电流之问题，但是此种方法由于降低的P沟道晶体管可靠性及(或)N沟道晶体管中降低的电子移动性，而似乎难以对具有栅极绝缘层厚度远小于2nm的器件世代所需的介电层厚度作更积极的微缩。

如下文中将参照图1a及1b所说明者，二氧化硅层中之氮也可被用来减少因硼的高扩散系数而使硼扩散到P沟道晶体管的沟道区，这是因为一旦硼扩散到沟道区之后，可能造成P沟道晶体管的阈值电压之移动，因而损及整个集成电路的性能及可靠性。