[发明专利]肖特基器件及形成方法

说明书

技术领域

本公开总体上涉及一种半导体器件及工艺，更具体涉及具有肖特基器件的半导体器件及在半导体衬底布置该肖特基器件的工艺。

背景技术

常规肖特基二极管典型地具有随反向偏压增加而迅速地增加的高漏电流，由此使器件性能退化。此外，在该肖特基区所得的高电场导致肖特基区被击穿，在较低击穿电压下潜在地损坏器件。因此，限制漏电流并提供较大击穿电压的器件和方法是有用的。

附图说明

图1图示了根据本公开的肖特基器件的剖面图；

图2-9图示了在根据本公开的制造工序的各个阶段图1的肖特基器件；

图10和11图示了根据本公开特定实施例的图1的肖特基器件的三维视图；

图12-14图示了根据本公开的替换实施例的肖特基器件的剖面图；以及

图15和17图示根据本公开的替换实施例的肖特基器件的剖面图。

图16图示了图15的肖特基器件的平面图。

具体实施方式

横向RESURF(降低表面电场)肖特基器件被公开：利用该RESURF行为，从高电场屏蔽该器件的肖特基区。引入的双RESURE肖特基器件在水平和垂直方向上耗尽包含肖特基接触的区域，由此当反向偏压增加时，更有效地箝位在该肖特基接触处的电场。该双RESURF作用导致肖特基器件较少对反向偏压条件中的高漏电流敏感。参考图1-13更透彻地理解本公开的肖特基器件。

图1图示了根据本公开的特定实施例，布置在体衬底10的位置5的肖特基器件的剖面图。在这里，图2-12公开了用于形成图1的肖特基器件的具体加工流程。

图2图示了包括上层21的体衬底10。在一个实施例中，体衬底10是P-掺杂的单晶衬底半导体衬底，例如硅。但是，体衬底10可以包括其他实施例，例如，绝缘体上硅、蓝宝石上硅、砷化镓等等。在一个实施例中，使用具有约为1e15～1e19/cm³范围内的P-型掺杂浓度的硅的体衬底10，层21是该衬底的掺杂部分，其具有与体材料相反的导电类型。例如，层21可以是具有约为1e18-3e19/cm³范围内的掺杂浓度的N-掺杂层，具有1-2×1e19/cm³的典型范围。

在一个实施例中，层21在最终器件中产生N-型掩埋层(NBL)，且可以通过使用巳知的掺杂剂注入技术，注入N-型种类如锑来形成。

在替换实施例中，不需要隔离层21。例如，可以使用具有1e18-3e19/cm³或1-2×1e19/cm³范围内的N-型掺杂剂浓度的体衬底，而没有唯一掺杂的上层21。因此，在替换实施例中，层21仅仅表示体衬底10的上部。

图3图示了外延层12的形成之后的位置5。典型地，外延层12将包括类似于体衬底10的半导体材料。为了论述，假定外延层12是外延硅层、覆盖层21。外延层12形成有与层21相反的导电类型，即，在本说明书中描述了P-掺杂的外延层。在各个实施例中，层12有2-4微米、2.5-3.5微米或3.25微米-3.75微米的范围内的厚度。层12的典型P-型掺杂剂浓度在约为2～5e15/cm³的范围之内。在一个实施例中，在外延形成之后注入掺杂剂种类，形成掺杂外延层12。在另一实施例中，在外延形成过程中提供掺杂剂种类。尽管图2和3的特定实施例公开了覆盖体衬底的外延层，应当理解，外延层的使用不需要产生本公开的肖特基器件。例如，层10可以是未加工的体衬底，而层21和12可以是体衬底的掺杂部分。

图4图示了掩模层101形成之后的位置5。掩模层101有开口121(部分地图示)，其限定将形成有与外延层12相反导电类型的一个或多个阱区的位置。区域11是与外延层12相同导电类型的掺杂区，尽管更重地掺杂。例如，区域11可以具有1～5e16/cm³范围内或2～3e16/cm³范围内的掺杂浓度。如图1所示，在最终的肖特基器件中将仅仅剩下区域11的下部。在一个实施例中，通过注入P-型种类如硼来形成层11。