[发明专利]用于异质多管线处理器中的功率减小的方法和设备

说明书

技术领域

本主题涉及用于当处理功能需要较低处理能力时有效地提供具有减小的电力消耗的管线处理的技术和处理器结构。

背景技术

集成处理器(例如微处理器和数字信号处理器)通常利用管线处理结构。处理管线基本上由一系列处理级组成，每一处理级执行特定功能并将结果传递到管线的下一级。管线的简单实例可能包含用于取出指令的取出级、用于解码由取出级获得的指令的解码级、用于读取或获得操作数数据的读出级和用于执行经解码指令的执行级。典型的执行级可能包含算术逻辑单元(ALU)。写回级将执行结果放置在寄存器或存储器中以供稍后使用。指令连续地移动通过管线。

在给定的处理周期期间，每一级基于所述系列指令中的一者来执行其各个功能，使得管线同时处理对应于级数目的许多指令。随着期望的操作速度增加，制造商增加管线的各个级的数目，使得在每一周期期间处理更多指令。本质上，上文概述的五个主要功能被分解为较小任务并分布在更多级上。并且，可使用较快的晶体管或级结构。然而，增加级的数目会增加电力消耗。较快的晶体管或级结构经常进一步增加电力消耗。

尤其在便携式或低功率装置中，处理器的许多功能或应用不需要管线的完全处理能力，或仅在非常有限的时间内需要完全处理能力。换句话说，经设计用于较高性能应用的处理器必须比经设计用于较低性能应用的处理器使用更快的电路和更深的管线，然而，即使是较高性能处理器也经常执行仅需要较低性能处理能力的应用或其部分。较高性能处理器管线即使在执行较低性能要求时也会消耗较多电力。

已经认识到需要一种技术，其(例如)在运行较低性能应用时，使较高性能处理系统在较低性能模式下操作，且同时耗散比完全高性能操作所需的电力少的电力。优选地，低性能操作将利用比得上低性能处理器的电力的电力。

希望解决这种需要的一些结构已利用两个单独的中央处理单元，一个用于高性能且一个用于低性能，其中基于特定应用或处理的要求进行选择。在多处理方案中，其它所提议的结构已使用具有相等性能(但各个性能小于完全高性能)的并行中央处理单元，并在较高性能变得必需时聚合其使用/操作。任何使用两个或两个以上完整的中央处理单元的情况均会显著使编程任务变得复杂，因为程序员必须针对每一中央处理单元写入单独的程序且将指令包含在每一单独程序中以用于当不同应用必须交互时所述中央处理单元之间进行必要的通信和协调。使用两个或两个以上中央处理单元还增加了系统复杂性和成本。举例来说，两个中央处理单元经常包含至少一些复制电路，例如指令取出与解码电路、寄存器文件、高速缓冲存储器等。并且，单独单元的互连可使芯片电路布局变复杂。

因此，需要一种较有效的技术，其允许信号处理器以不同的性能水平运行程序且同时消耗不同量的电力，例如使得在较低性能模式下电力耗散较低且甚至可能比得上较低性能处理器的电力耗散。

发明内容

本文的教示允许管线处理器通过经由两个或两个以上异质管线选择性地处理指令而以减小的功率电平在低性能模式下操作。处理管线是异质的或不均衡的，因为每一管线中的深度或级数目大致上是不同的。

一种针对中央处理单元的指令管线处理的方法包含依次解码指令流中的每一指令，且将经解码指令选择性地供应到两个处理管线，以用于多级处理。将第一指令供应到具有第一数目的一个或一个以上级的第一处理管线；且将第二指令供应到具有第二数目的级的第二处理管线。第二管线较长，因为其比第一管线包含更高数目的级，且因此第二处理管线的性能高于第一处理管线的性能。

在下文详细论述的实例中，第二经解码指令(也就是说，那些选择性地施加到第二处理管线的指令)比第一经解码指令具有更高的性能要求。在通过第一处理管线的级基于第一经解码指令执行至少一些功能期间，第二处理管线并不同时基于第二经解码指令执行任何功能。因此，此时，具有较高性能的第二处理管线不消耗同样多的电力，且在一些实例中可能被完全切断电力。由于第一处理管线的级较少且因为其通常以较慢速率运行且可利用较低功率电路，所以与第二处理管线相比，第一处理管线消耗较少电力。除了性能和电力消耗的差异外，两个管线提供类似的总体处理。经由共用前端，能够馈给一个统一程序流并基于性能要求在内部分离指令。因此，应用程序草拟者无需特别针对两个单独处理器的不同能力来裁剪软件。

本发明揭示用于将指令选择性地供应到处理管线的许多算法。举例来说，所述选择可基于第一和第二经解码指令的性能要求，例如以逐个指令为基础或基于应用层级性能要求。在另一实例中，所述选择基于第一和第二范围内的指令地址。